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公開番号2023012991
公報種別公開特許公報(A)
公開日2023-01-26
出願番号2021116825
出願日2021-07-15
発明の名称撮像装置
出願人株式会社シグマ
代理人
主分類H04N 23/65 20230101AFI20230119BHJP(電気通信技術)
要約【課題】 AF処理に影響せず効果的に動画撮影時の消費電力を削減可能な撮像装置を提供する。
【解決手段】撮像素子から受信した動画像の画像信号を所定のフレームレートで画像処理回路に転送可能なFPGAを有する撮像装置において、FPGAは通信回路ブロック及びAF処理ブロックの駆動状況に応じてPLL回路ブロックの駆動を停止し、画像処理回路は1フレーム分の画像信号の転送完了から所定の待機期間の経過後、FPGAに対してPLL回路ブロックの駆動再開を指示し、画像処理回路は1フレーム分の画像信号のFPGAへの転送開始から画像処理回路への転送完了までのフレーム転送期間とAF処理ブロックにおける演算処理の開始から終了までのAF処理期間のうちいずれが早く終了するのかを検知し、それぞれ異なる計算式を用いて駆動停止期間を算出する。
【選択図】図2
特許請求の範囲【請求項１】
撮像素子から受信した動画像の画像信号を所定のフレームレートで画像処理回路に高速転送可能な中間デバイスとしてＦＰＧＡ（Ｆｉｅｌｄ－ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）を有する撮像装置において、
前記ＦＰＧＡは、少なくとも、前記撮像素子と前記画像処理回路との間で画像信号の送受信を行う通信回路ブロックと、受信した画像信号に所定の画像処理を行う画像処理ブロックと、受信した画像信号を用いてオートフォーカスに関する演算処理を行うＡＦ処理ブロックと、前記通信回路ブロックと前記画像処理ブロックと前記ＡＦ処理ブロックに対して高速クロック信号を出力するＰＬＬ回路ブロックとを有し、
前記ＦＰＧＡは、前記通信回路ブロック及び前記ＡＦ処理ブロックの駆動状況に応じて前記ＰＬＬ回路ブロックの駆動を停止し、
前記画像処理回路は、１フレーム分の画像信号の転送完了から所定の待機期間の経過後、前記ＦＰＧＡに対して前記ＰＬＬ回路ブロックの駆動再開を指示して前記ＰＬＬ回路ブロックの駆動停止期間を終了させ、
前記画像処理回路は、１フレーム分の画像信号の前記ＦＰＧＡへの転送開始から前記画像処理回路への転送完了までのフレーム転送期間と、前記ＡＦ処理ブロックにおける演算処理の開始から終了までのＡＦ処理期間のうち、いずれが早く終了するのかを検知し、それぞれ異なる計算式を用いて前記駆動停止期間を算出すること特徴とする撮像装置。
続きを表示（約 300 文字）【請求項２】
前記ＦＰＧＡは、前記通信回路ブロックにおける１フレーム分の画像信号の転送処理と、前記ＡＦ処理ブロックにおけるＡＦ処理とがいずれも完了していることを検知することで前記ＰＬＬ回路ブロックの駆動を停止することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記画像処理回路は、前記待機期間として、少なくとも、１フレーム分の画像信号の前記画像処理回路への転送完了から次フレームの画像信号の前記ＦＰＧＡへの転送開始までのフレーム転送休止期間と、前記ＰＬＬ回路ブロックの安定化に要する期間とに基づいて算出されることを特徴とする請求項１又は２に記載の画像処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、動画像を撮影可能で消費電力を低減可能な撮像装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
従来から、画像処理の中間デバイス（ＦＰＧＡ）を有する撮像装置において、ＦＰＧＡから後段の画像処理デバイス（ＤＳＰ）に撮影画像データを伝送するシリアル通信の際に、高速伝送を可能にするための高速クロック信号を生成する手段としてＰＬＬ回路（Ｐｈａｓｅ－ｌｏｏｃｋｅｄｌｏｏｐ回路）を用いる手法がある。
【０００３】
しかしながら、ＰＬＬ回路は一般に消費電力が大きいため、ＰＬＬ回路を適切に制御することで消費電力を抑えることが望まれていた。
【０００４】
例えば、特許文献１に開示の発明では、撮像素子と、中間デバイスと、画像処理デバイスを有し、撮像素子が連続して複数の画像信号を取得することで動画像を得る撮像装置において、中間デバイスは、クロック信号の速度の調整を行うＰＬＬ回路と、撮影された画像信号の中間デバイスへの伝送開始と伝送完了をＰＬＬ回路に知らせる同期信号生成回路と、ＰＬＬ回路が調整したクロック信号で、画像処理デバイスと高速シリアル通信を行う高速シリアル送信回路と、を有し、ＰＬＬ回路は、撮像素子が撮影した動画像の画像信号のうち、１枚分の画像信号の伝送が完了後に稼働を停止する休止期間を有し、ＰＬＬ回路の休止期間は、連続した複数の画像信号の取得における所定のフレームレートに対して予め設定された時間であり、中間デバイスは、所定のフレームレートを与えられることで独立的にＰＬＬ回路の停止及び起動を行う構成としている。
【０００５】
この発明によれば、動画像撮影時において、撮影画像信号の処理効率を下げることなく、消費電力を抑制した撮像装置を提供することができる、としている。
【先行技術文献】
【特許文献】
【０００６】
特許６０４２６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一方で、近年、自動合焦（ＡＦ）機能強化のニーズに対応するために、撮像素子内に像面位相差検出用の画素を搭載したデジタルカメラが一般化してきている。それに伴い、像面位相差ＡＦの処理を担うＤＳＰ側の負担が増加している。そのため、後段のＤＳＰで行っていた処理の一部を前段のＦＰＧＡ側に移管することで、ＤＳＰ側の負荷をＦＰＧＡ（Ｆｉｅｌｄ－ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）と分担して行うように構成することが望まれる。
【０００８】
このような、処理の一部（ＡＦ処理）をＦＰＧＡで担当する構成とした場合も、引き続きＰＬＬ回路の電力消費の低減は必要である。このような構成の場合、画像転送のブランキング期間中であってもＡＦ処理用の回路ブロックが動作しているケースが起こりうる。そのため、特許文献１に開示されているように、画像転送の休止期間中にＰＬＬ回路を停止する制御をしてしまうと、ＡＦ処理中のＰＬＬ回路まで停止してしまい、誤動作につながるという問題点があった。
【０００９】
本発明はこのような状況に鑑みてなされたものであり、ＡＦ処理に影響せず効果的に動画撮影時の消費電力を削減可能な撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明を実施の撮像装置は、撮像素子から受信した動画像の画像信号を所定のフレームレートで画像処理回路に高速転送可能な中間デバイスとしてＦＰＧＡ（Ｆｉｅｌｄ－ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）を有する撮像装置において、ＦＰＧＡは、少なくとも、撮像素子と画像処理回路との間で画像信号の送受信を行う通信回路ブロックと、受信した画像信号に所定の画像処理を行う画像処理ブロックと、受信した画像信号を用いてオートフォーカスに関する演算処理を行うＡＦ処理ブロックと、通信回路ブロックと画像処理ブロックとＡＦ処理ブロックに対して高速クロック信号を出力するＰＬＬ回路ブロックとを有し、ＦＰＧＡは、通信回路ブロック及びＡＦ処理ブロックの駆動状況に応じてＰＬＬ回路ブロックの駆動を停止し、画像処理回路は、１フレーム分の画像信号の転送完了から所定の待機期間の経過後、ＦＰＧＡに対してＰＬＬ回路ブロックの駆動再開を指示してＰＬＬ回路ブロックの駆動停止期間を終了させ、画像処理回路は、１フレーム分の画像信号のＦＰＧＡへの転送開始から画像処理回路への転送完了までのフレーム転送期間と、ＡＦ処理ブロックにおける演算処理の開始から終了までのＡＦ処理期間のうち、いずれが早く終了するのかを検知し、それぞれ異なる計算式を用いて駆動停止期間を算出すること特徴とする。
（【００１１】以降は省略されています）

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