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公開番号2022176355
公報種別公開特許公報(A)
公開日2022-11-25
出願番号2022161636,2021020943
出願日2022-10-06,2021-02-12
発明の名称誤り検出装置および誤り検出方法
出願人アンリツ株式会社
代理人個人,個人
主分類H04L 1/00 20060101AFI20221117BHJP(電気通信技術)
要約【課題】FECシンボルエラーやFECコードワードエラーを推定できる。
【解決手段】FECシンボルエラー検出部15A,15Bは、同位相の最上位ビット列データとリファレンスパターン、同位相の最下位ビット列データとリファレンスパターンをFECシンボルの単位で比較してFECシンボルエラーを検出する。エラー解析部16A,16Bは、最上位ビット列データと最下位ビット列データそれぞれについて、FECシンボルエラーの検出結果に基づいてFECシンボルエラーの発生状況と、1FECコードワード内のFECシンボルエラー数が、1FECコードワード内のFECシンボルエラー数の閾値を超えたか否かによりFECコードワードエラーの発生状況とを解析する。
【選択図】図2
特許請求の範囲【請求項1】
既知のPAM4信号によるエラー測定パターンをパターン発生器(3)にて発生して被測定物(W)に入力したときに折り返される入力パターンのエラーをエラー検出器(4)にて検出する誤り検出装置(1B)であって、
FECシンボルとFECコードワードのサイズ、1FECコードワード内のFECシンボルエラー数の閾値を設定する設定部(2a)を備え、
前記エラー検出器は、
前記被測定物から折り返されるPAM信号の入力パターンを最上位ビット列データと最下位ビット列データにデコードするPAM4デコーダ(4C)と、
前記最上位ビット列データのエラーを検出するMSBエラー検出器(4A)と、
前記最下位ビット列データのエラーを検出するLSBエラー検出器(4B)と、を備え、
前記MSBエラー検出器は、
前記最上位ビット列データと同位相となるように、前記エラー測定パターンの最上位ビット列データと同じパターンのリファレンスパターンを発生する第1のリファレンスパターン発生部(11A)と、
前記最上位ビット列データと前記第1のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたFECシンボル、FECコードワードの単位に区切るためのタイミング信号を生成する第1のタイミング生成部(12A)と、
前記第1のタイミング生成部にて生成されるタイミング信号により、前記最上位ビット列データのビット列を、前記FECシンボル、前記FECコードワードの単位に区切る第1の入力パターン境界生成部(13A)と、
前記第1のタイミング生成部にて生成されるタイミング信号により、前記第1のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記FECシンボル、前記FECコードワードの単位に区切る第1のリファレンスパターン境界生成部(14A)と、
前記第1の入力パターン境界生成部からの最上位ビット列データと前記第1のリファレンスパターン境界生成部からのリファレンスパターンとを前記FECシンボルの単位で比較してFECシンボルエラーを検出する第1のFECシンボルエラー検出部(15A)と、
前記第1のFECシンボルエラー検出部の検出結果に基づいて前記FECシンボルエラーの発生状況と、1FECコードワード内のFECシンボルエラー数が、前記1FECコードワード内のFECシンボルエラー数の閾値を超えたか否かによりFECコードワードエラーの発生状況とを解析する第1のエラー解析部(16A)と、を含み、
前記LSBエラー検出器は、
前記最下位ビット列データと同位相となるように、前記エラー測定パターンの最下位ビット列データと同じパターンのリファレンスパターンを発生する第2のリファレンスパターン発生部(11B)と、
前記最下位ビット列データと前記第2のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたFECシンボル、FECコードワードの単位に区切るためのタイミング信号を生成する第2のタイミング生成部(12B)と、
前記第2のタイミング生成部にて生成されるタイミング信号により、前記最下位ビット列データのビット列を、前記FECシンボル、前記FECコードワードの単位に区切る第2の入力パターン境界生成部(13B)と、
前記第2のタイミング生成部にて生成されるタイミング信号により、前記第2のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記FECシンボル、前記FECコードワードの単位に区切る第2のリファレンスパターン境界生成部(14B)と、
前記第2の入力パターン境界生成部からの最下位ビット列データと前記第2のリファレンスパターン境界生成部からのリファレンスパターンとを前記FECシンボルの単位で比較してFECシンボルエラーを検出する第2のFECシンボルエラー検出部(15B)と、
前記第2のFECシンボルエラー検出部の検出結果に基づいて前記FECシンボルエラーの発生状況と、1FECコードワード内のFECシンボルエラー数が、前記1FECコードワード内のFECシンボルエラー数の閾値を超えたか否かによりFECコードワードエラーの発生状況とを解析する第2のエラー解析部(16B)と、を含むことを特徴とする誤り検出装置。
続きを表示(約 1,800 文字)【請求項2】
既知のPAM4信号によるエラー測定パターンをパターン発生器(3)にて発生して被測定物(W)に入力したときに折り返される入力パターンのエラーをエラー検出器(4)にて検出する誤り検出方法であって、
FECシンボルとFECコードワードのサイズ、1FECコードワード内のFECシンボルエラー数の閾値を設定部(2a)にて設定するステップと、
前記被測定物から折り返されるPAM信号の入力パターンを、PAM4デコーダ(4C)にて最上位ビット列データと最下位ビット列データにデコードするステップと、
前記最上位ビット列データと同位相となるように、前記エラー測定パターンの最上位ビット列データと同じパターンのリファレンスパターンを第1のリファレンスパターン発生部(11A)にて発生するステップと、
前記最上位ビット列データと前記第1のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたFECシンボル、FECコードワードの単位に区切るためのタイミング信号を第1のタイミング生成部(12A)にて生成するステップと、
前記第1のタイミング生成部にて生成されるタイミング信号により、前記最上位ビット列データのビット列を、第1の入力パターン境界生成部(13A)にて前記FECシンボル、前記FECコードワードの単位に区切るステップと、
前記第1のタイミング生成部にて生成されるタイミング信号により、前記第1のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、第1のリファレンスパターン境界生成部(14A)にて前記FECシンボル、前記FECコードワードの単位に区切るステップと、
前記第1の入力パターン境界生成部からの最上位ビット列データと前記第1のリファレンスパターン境界生成部からのリファレンスパターンとを第1のFECシンボルエラー検出部(15A)にて前記FECシンボルの単位で比較してFECシンボルエラーを検出するステップと、
前記第1のFECシンボルエラー検出部の検出結果に基づいて前記FECシンボルエラーの発生状況と、1FECコードワード内のFECシンボルエラー数が、前記1FECコードワード内のFECシンボルエラー数の閾値を超えたか否かによりFECコードワードエラーの発生状況とを第1のエラー解析部(16A)にて解析するステップと、
前記最下位ビット列データと同位相となるように、前記エラー測定パターンの最下位ビット列データと同じパターンのリファレンスパターンを第2のリファレンスパターン発生部(11B)にて発生するステップと、
前記最下位ビット列データと前記第2のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたFECシンボル、FECコードワードの単位に区切るためのタイミング信号を第2のタイミング生成部(12B)にて生成するステップと、
前記第2のタイミング生成部にて生成されるタイミング信号により、前記最下位ビット列データのビット列を、第2の入力パターン境界生成部(13B)にて前記FECシンボル、前記FECコードワードの単位に区切るステップと、
前記第2のタイミング生成部にて生成されるタイミング信号により、前記第2のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、第2のリファレンスパターン境界生成部(14B)にて前記FECシンボル、前記FECコードワードの単位に区切るステップと、
前記第2の入力パターン境界生成部からの最下位ビット列データと前記第2のリファレンスパターン境界生成部からのリファレンスパターンとを第2のFECシンボルエラー検出部(15B)にて前記FECシンボルの単位で比較してFECシンボルエラーを検出するステップと、
前記第2のFECシンボルエラー検出部の検出結果に基づいて前記FECシンボルエラーの発生状況と、1FECコードワード内のFECシンボルエラー数が、前記1FECコードワード内のFECシンボルエラー数の閾値を超えたか否かによりFECコードワードエラーの発生状況とを第2のエラー解析部(16B)にて解析するステップと、を含むことを特徴とする誤り検出方法。

発明の詳細な説明【技術分野】
【0001】
本発明は、被測定物に入力して折り返される既知パターンのテスト信号と基準となる参照信号とを比較してテスト信号に含まれる誤りを検出する誤り検出装置および誤り検出方法に関する。
続きを表示(約 3,200 文字)【背景技術】
【0002】
誤り率測定装置は、例えば下記特許文献1に開示されるように、被測定物(DUT:Device Under Test )を信号パターン折り返しのステートに遷移させた状態で固定データを含む既知パターンのテスト信号を被測定物に送信し、このテスト信号の送信に伴って被測定物から折り返して受信した被測定信号と基準となる参照信号とをビット単位で比較してビット誤り率を測定する装置として従来から知られている。
【先行技術文献】
【特許文献】
【0003】
特開2007-274474号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、有線ネットワーク技術の主流であるイーサネット(登録商標)において、例えば400Gイーサネット(登録商標)では、C2M(チップ2モジュール)インタフェースにStressed Input testが規定されている。Stressed Input testは、PRBS13Qなどの疑似ランダムパターンの他、RS-FEC(Reed- Solomon Forward Error Correction)エンコード付きのスクランブルアイドルパターンが定義されている。
【0005】
RS-FECエンコード付きのスクランブルアイドルパターンでは、FECによる誤り訂正が行われているため、FECシンボルエラー数を確認することで、FECによるエラー訂正効果を評価することができる。
【0006】
FECによる誤り訂正では、1FECシンボル内に複数ビットの誤りがあっても、それは訂正可能である。1FECコードワード内に複数のFECシンボルエラーがあっても、FECシンボルエラー数が閾値を超えなければ、1コードワード内の誤りは訂正可能である。このようなことから、ビットエラーを確認するだけでは、FECによるエラー訂正効果を正しく評価することが難しい。
【0007】
200G,400Gイーサネット(登録商標)では、FECによるエラー訂正が前提となっているため、RS-FECエンコード付きのスクランブルアイドルパターンで、FECの効果を評価することは重要である。
【0008】
しかし、RS-FECエンコード付きのスクランブルアイドルパターンを生成するためには、例えば400G送信PCS層を実装しなければならない。加えて、FECシンボルエラーを検出するためには例えば400G受信PCS層の実装も必要である。これら400G送信PCS層および400G受信PCS層を実装した上でテスト系を構築することは難易度が高く、コストも増大してしまうという問題がある。
【0009】
そこで、本発明は上記問題点に鑑みてなされたものであって、FECシンボルエラーやFECコードワードエラーを推定することができる誤り検出装置および誤り検出方法を提供することを目的としている。
【課題を解決するための手段】
【0010】
上記目的を達成するため、本発明の請求項1に記載された誤り検出装置は、既知のPAM4信号によるエラー測定パターンをパターン発生器3にて発生して被測定物Wに入力したときに折り返される入力パターンのエラーをエラー検出器4にて検出する誤り検出装置1Bであって、
FECシンボルとFECコードワードのサイズ、1FECコードワード内のFECシンボルエラー数の閾値を設定する設定部2aを備え、
前記エラー検出器は、
前記被測定物から折り返されるPAM信号の入力パターンを最上位ビット列データと最下位ビット列データにデコードするPAM4デコーダ4Cと、
前記最上位ビット列データのエラーを検出するMSBエラー検出器4Aと、
前記最下位ビット列データのエラーを検出するLSBエラー検出器4Bと、を備え、
前記MSBエラー検出器は、
前記最上位ビット列データと同位相となるように、前記エラー測定パターンの最上位ビット列データと同じパターンのリファレンスパターンを発生する第1のリファレンスパターン発生部11Aと、
前記最上位ビット列データと前記第1のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたFECシンボル、FECコードワードの単位に区切るためのタイミング信号を生成する第1のタイミング生成部12Aと、
前記第1のタイミング生成部にて生成されるタイミング信号により、前記最上位ビット列データのビット列を、前記FECシンボル、前記FECコードワードの単位に区切る第1の入力パターン境界生成部13Aと、
前記第1のタイミング生成部にて生成されるタイミング信号により、前記第1のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記FECシンボル、前記FECコードワードの単位に区切る第1のリファレンスパターン境界生成部14Aと、
前記第1の入力パターン境界生成部からの最上位ビット列データと前記第1のリファレンスパターン境界生成部からのリファレンスパターンとを前記FECシンボルの単位で比較してFECシンボルエラーを検出する第1のFECシンボルエラー検出部15Aと、
前記第1のFECシンボルエラー検出部の検出結果に基づいて前記FECシンボルエラーの発生状況と、1FECコードワード内のFECシンボルエラー数が、前記1FECコードワード内のFECシンボルエラー数の閾値を超えたか否かによりFECコードワードエラーの発生状況とを解析する第1のエラー解析部16Aと、を含み、
前記LSBエラー検出器は、
前記最下位ビット列データと同位相となるように、前記エラー測定パターンの最下位ビット列データと同じパターンのリファレンスパターンを発生する第2のリファレンスパターン発生部11Bと、
前記最下位ビット列データと前記第2のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記設定部にて設定されたFECシンボル、FECコードワードの単位に区切るためのタイミング信号を生成する第2のタイミング生成部12Bと、
前記第2のタイミング生成部にて生成されるタイミング信号により、前記最下位ビット列データのビット列を、前記FECシンボル、前記FECコードワードの単位に区切る第2の入力パターン境界生成部13Bと、
前記第2のタイミング生成部にて生成されるタイミング信号により、前記第2のリファレンスパターン発生部にて発生したリファレンスパターンのビット列を、前記FECシンボル、前記FECコードワードの単位に区切る第2のリファレンスパターン境界生成部14Bと、
前記第2の入力パターン境界生成部からの最下位ビット列データと前記第2のリファレンスパターン境界生成部からのリファレンスパターンとを前記FECシンボルの単位で比較してFECシンボルエラーを検出する第2のFECシンボルエラー検出部15Bと、
前記第2のFECシンボルエラー検出部の検出結果に基づいて前記FECシンボルエラーの発生状況と、1FECコードワード内のFECシンボルエラー数が、前記1FECコードワード内のFECシンボルエラー数の閾値を超えたか否かによりFECコードワードエラーの発生状況とを解析する第2のエラー解析部16Bと、を含むことを特徴とする。
(【0011】以降は省略されています)

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