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公開番号2022172557
公報種別公開特許公報(A)
公開日2022-11-17
出願番号2021078420
出願日2021-05-06
発明の名称半導体装置
出願人シャープ株式会社
代理人個人,個人
主分類G06F 11/34 20060101AFI20221110BHJP(計算;計数)
要約【課題】専用の接続手段を設けずハードウェア構成の複雑化を抑制してログを読み出すことができる半導体装置を提供する。
【解決手段】半導体装置は、プロセッサと、外部の端末と接続されるインタフェースと、電源の投入を契機として、前記半導体装置の起動に関するログが格納される記憶部と、前記半導体装置の起動が正常に終了するまでは前記インタフェースが前記記憶部にアクセス可能に制御し、前記半導体装置の起動が正常に終了した後は前記インタフェースが前記プロセッサにアクセス可能に制御するコントローラと、を備える。
【選択図】図1
特許請求の範囲【請求項1】
半導体装置であって、
プロセッサと、
外部の端末と接続されるインタフェースと、
電源の投入を契機として、前記半導体装置の起動に関するログが格納される記憶部と、
前記半導体装置の起動が正常に終了するまでは前記インタフェースが前記記憶部にアクセス可能に制御し、前記半導体装置の起動が正常に終了した後は前記インタフェースが前記プロセッサにアクセス可能に制御するコントローラと、
を備える半導体装置。
続きを表示(約 1,000 文字)【請求項2】
前記コントローラは、
前記プロセッサにアクセス可能な第1制御部と、
前記記憶部にアクセス可能な第2制御部と、
を含み、
前記半導体装置の起動が正常に終了したかに応じて、前記インタフェースの接続先を、スイッチが前記第1制御部と前記第2制御部との何れかに切り替える、請求項1に記載の半導体装置。
【請求項3】
前記第1制御部は前記コントローラのマスタであり、前記第2制御部は前記コントローラのスレーブである、請求項2に記載の半導体装置。
【請求項4】
前記スレーブの回路規模は、前記プロセッサの回路規模より小さい、請求項3に記載の半導体装置。
【請求項5】
前記記憶部は不揮発性メモリであり、
前記半導体装置の起動に関するログは、前記第2制御部を介して、前記不揮発性メモリに格納される、請求項2乃至4のうち何れか1項に記載の半導体装置。
【請求項6】
前記不揮発性メモリには、前記半導体装置の過去の起動に関するログが格納される、請求項5に記載の半導体装置。
【請求項7】
前記プロセッサは、複数の起動プロセスを所定の順番で実行するとともに、それぞれの起動プロセスの起動が成功したか、または失敗したかを示すログを前記記憶部に格納する、請求項1乃至6のうち何れか1項に記載の半導体装置。
【請求項8】
前記プロセッサは、前記複数の起動プロセスのそれぞれについて設定される所定回数に達するまで、対応する起動プロセスのリトライを許容する、請求項7に記載の半導体装置。
【請求項9】
前記半導体装置が起動処理を開始してからの経過時間を監視する監視回路、をさらに備え、
前記監視回路は、前記経過時間が所定時間に達したときに前記半導体装置の起動が正常に終了していない場合、前記半導体装置の起動に異常が生じたことを通知する、請求項1乃至8のうち何れか1項に記載の半導体装置。
【請求項10】
光源、をさらに備え、
前記監視回路は、前記経過時間が所定時間に達したときに前記半導体装置の起動が正常に終了していない場合、前記光源を点滅させる、請求項9に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置に関する。
続きを表示(約 1,500 文字)【背景技術】
【0002】
不揮発性メモリ等の記憶手段に記憶された記憶情報を読み出すための接続手段および記憶手段に電源を供給する接続手段を設けたエアコンシステムが特許文献1に開示されている。
【先行技術文献】
【特許文献】
【0003】
特開2002-213793号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1の技術では、記憶装置に記憶されたログ等の記憶情報を読み出すために、専用の接続手段が必要になる。そのため、ハードウェア構成の複雑化を招来することにもなる。
【0005】
1つの側面として、本開示の目的は、専用の接続手段を設けずハードウェア構成の複雑化を抑制してログを読み出すことができる半導体装置を提供することにある。
【課題を解決するための手段】
【0006】
本発明の一態様に係る半導体装置は、プロセッサと、外部の端末と接続されるインタフェースと、電源の投入を契機として、前記プロセッサの起動に関するログを記憶する記憶部と、前記プロセッサの起動が正常に終了するまでは前記インタフェースと前記記憶部との間のアクセスを制御し、前記プロセッサの起動が正常に終了した後は前記インタフェースと前記プロセッサとの間のアクセスを制御するコントローラと、を備える。
【図面の簡単な説明】
【0007】
第1実施形態のSoCの構成の一例を示すブロック図である。
USBコントローラの構成の一例を示すブロック図である。
第1実施形態におけるCPUが実行する処理の流れの一例を示すフローチャートである。
タイムアウト監視回路が実行する処理の流れの一例を示すフローチャートである。
第2実施形態のSoCの構成の一例を示すブロック図である。
第3実施形態のSoCの構成の一例を示すブロック図である。
第3実施形態におけるCPUが実行する処理の流れの一例を示すフローチャートである。
図7に続くフローチャートである。
第4実施形態のSoCの構成の一例を示すブロック図である。
【発明を実施するための形態】
【0008】
以下、本発明の実施形態について、図面を参照しつつ説明する。以下の各実施形態で、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【0009】
<第1実施形態>
以下、第1実施形態について説明する。図1は、第1実施形態のSoC(System on Chip)1の構成の一例を示すブロック図である。SoC1は半導体装置であり、テレビ2に内蔵される。SoC1は、テレビに限らず、例えば、パーソナルコンピュータやプロジェクタ等の任意のデバイスに内蔵されてもよい。SoC1には、フラッシュメモリ3、DDR(Double-Data-Rate)メモリ4およびUSBインタフェース5が接続されている。
【0010】
SoC1は、制御部10、USB(Universal Serial Bus)コントローラ20、スイッチ30、タイムアウト監視回路40、LED(Light Emitting Diode)50およびバス60を含む。フラッシュメモリ3は、プログラムやログを含む各種のデータを記憶する不揮発性メモリである。DDRメモリ4は、プログラムが実行されている際に用いられるワーク用のメモリである。
(【0011】以降は省略されています)

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