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公開番号2022161104
公報種別公開特許公報(A)
公開日2022-10-21
出願番号2021065655
出願日2021-04-08
発明の名称撮像装置
出願人キヤノン株式会社
代理人個人,個人
主分類H04N 5/378 20110101AFI20221014BHJP(電気通信技術)
要約【課題】 撮像素子の水平期間を変えることなく、高輝度被写体が存在する場合に生じる横帯状のオフセットずれを抑制する。
【解決手段】 所定の読み出し期間で複数の画素からの信号を信号出力線に出力し、AD変換回路でAD変換する第1の読み出しモードと第2の読み出しモードを有し、前記読み出し期間は、画素からの信号を信号出力線に出力してから所定の時間後にAD変換を開始するまでの第1の期間と、画素からの信号をAD変換する第2の期間を含み、前記第及び第2の読み出しモードは読み出し期間が等しく、第1の期間と第2の期間の長さが異なるように構成する。
【選択図】 図7
特許請求の範囲【請求項1】
複数の画素が行列状に配置された画素配列と、
前記複数の画素の信号が前記画素配列の列毎に出力される複数の列信号線と、
前記複数の列信号線に列毎に出力された前記複数の画素からの信号をAD変換する複数のAD変換回路と、
前記複数のAD変換回路によりAD変換されたデジタル信号をデジタルゲインで増幅する増幅回路と、
所定の読み出し期間で前記画素配列の同じ行に配置された前記複数の画素の信号を前記複数の列信号線に列毎に出力して前記複数のAD変換回路によりAD変換するように制御するとともに、前記増幅回路により前記デジタル信号を増幅しない場合に第1の信号読み出しモードで前記複数の画素の信号を読み出し、前記増幅回路により前記デジタル信号を増幅する場合に第2の信号読み出しモードで前記複数の画素の信号を読み出すように制御する制御手段と、を有し、
前記所定の読み出し期間は、前記複数の画素の信号を前記複数の列信号線に列毎に出力してから前記複数のAD変換回路によりAD変換を開始するまでの第1の期間と、前記複数の列信号線に列毎に出力された前記複数の画素からの信号を前記複数のAD変換回路によりAD変換する第2の期間を含み、
前記第1の読み出しモードと前記第2の読み出しモードで前記所定の読み出し期間が等しく、前記第2の読み出しモードにおける前記第1の期間が前記第1の読み出しモードにおける前記第1の期間がよりも長く、前記第2の読み出しモードにおける第2の期間が前記第1の読み出しモードにおける前記第2の期間よりも短いことを特徴とする撮像装置。
続きを表示(約 370 文字)【請求項2】
前記複数のAD変換回路は、時間の経過とともにレベルが変化する参照信号を用いて前記複数の画素の信号をAD変換するスロープ型AD変換回路であることを特徴とする請求項1に記載の撮像装置。
【請求項3】
前記第1の読み出しモードと前記第2の読み出しモードで前記参照信号の時間当たりの変化率が同じであることを特徴とする請求項2に記載の撮像装置。
【請求項4】
前記第2の読み出しモードにおいて、前記複数のAD変換回路により同一信号のAD変換が複数回行われることを特徴とする請求項1乃至3のいずれか1項に記載の撮像装置。
【請求項5】
前記画素配列の列毎に前記第1の読み出しモードと前記第2の読み出しモードが割り当てられることを特徴とする請求項1乃至4のいずれか1項に記載の撮像装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、撮像装置に関する。
続きを表示(約 2,100 文字)【背景技術】
【0002】
デジタルカメラやビデオカメラ等の撮像装置には、CMOSイメージセンサ等の撮像素子400が使用されている。CMOSイメージセンサは、連写速度やフレームレートの向上、ローリング歪みの抑制のために、画素信号読み出しの高速化が求められている。信号読み出しを高速化するために、画素配列における1行あたりの信号読み出し期間を短縮したり、複数行の画素から同時に信号を読み出すということが行われている。
【0003】
特許文献1には、撮像素子の信号読み出し期間をISO感度に応じて変更する技術が開示されている。例えば、ISO感度100が設定されている場合にISO感度200以上が設定されている場合よりもAD変換期間を短くし、信号読み出しの高速化と消費電力の低減を実現することが記載されている。
【先行技術文献】
【特許文献】
【0004】
特開2016-54424号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、信号読み出し高速化のために信号読み出し期間を短縮すると、撮影画像内の高輝度被写体と同一の行において、信号レベルのオフセットずれが発生することがある。このような信号レベルのオフセットずれは、高輝度被写体による画素の電位変動が共通の電源ラインやGNDのインピーダンスを通して高輝度画素と同時刻に信号を転送する同一行の他の列に伝搬することによって発生する。
【0006】
信号レベルのオフセットずれは、水平方向に生じる横帯状の色かぶりとして特に画像の暗部において視認され、高ISO感度で画素信号により高いゲインをかけるほど顕著となる。これを低減させるためには、1行あたりの信号読み出し期間を長くすることにより、電位変動が静定するまでの時間を確保することが想定される。
【0007】
しかしながら、静定期間を長くすることは結果として撮像素子からの信号読み出し期間が長くなることになり、信号読み出しの高速化を達成できないという課題が生じる。
【課題を解決するための手段】
【0008】
本発明は上記課題を達成するためになされたものであり、複数の画素が行列状に配置された画素配列と、前記複数の画素の信号が前記画素配列の列毎に出力される複数の列信号線と、前記複数の列信号線に列毎に出力された前記複数の画素からの信号をAD変換する複数のAD変換回路と、前記複数のAD変換回路によりAD変換されたデジタル信号をデジタルゲインで増幅する増幅回路と、所定の読み出し期間で前記画素配列の同じ行に配置された前記複数の画素の信号を前記複数の列信号線に列毎に出力して前記複数のAD変換回路によりAD変換するように制御するとともに、前記増幅回路により前記デジタル信号を増幅しない場合に第1の信号読み出しモードで前記複数の画素の信号を読み出し、前記増幅回路により前記デジタル信号を増幅する場合に第2の信号読み出しモードで前記複数の画素の信号を読み出すように制御する制御手段と、を有し、前記所定の読み出し期間は、前記複数の画素の信号を前記複数の列信号線に列毎に出力してから前記複数のAD変換回路によりAD変換を開始するまでの第1の期間と、前記複数の列信号線に列毎に出力された前記複数の画素からの信号を前記複数のAD変換回路によりAD変換する第2の期間を含み、前記第1の読み出しモードと前記第2の読み出しモードで前記所定の読み出し期間が等しく、前記第2の読み出しモードにおける前記第1の期間が前記第1の読み出しモードにおける前記第1の期間がよりも長く、前記第2の読み出しモードにおける第2の期間が前記第1の読み出しモードにおける前記第2の期間よりも短いことを特徴とする。
【発明の効果】
【0009】
本発明によれば、撮像素子からの信号読み出し期間を変えることなく、高輝度被写体が存在する場合の横帯状のオフセットずれを抑制することができる。
【図面の簡単な説明】
【0010】
実施例に係る撮像素子の画素と周辺回路の構成図。
実施例に係る撮像素子における単位画素の構成図。
実施例に係る撮像素子の積層構造を示す模式図。
実施例に係る撮像素子を含む撮像装置の構成例を示すブロック図。
実施例に係る撮影モードと読み出し動作、信号処理の組み合わせを説明する概念図。
実施例1に係る第1の読み出し動作を示すタイミングチャート。
実施例1に係る第2の読み出し動作を示すタイミングチャート。
実施例2に係る第3の読み出し動作を示すタイミングチャート。
実施例3に係る第4の読み出し動作を示すタイミングチャート。
実施例4に係る撮像素子の画素と周辺回路の構成例を示すブロック図。
実施例4に係る第5の読み出し動作を示すタイミングチャート。
【発明を実施するための形態】
(【0011】以降は省略されています)

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