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公開番号2022113931
公報種別公開特許公報(A)
公開日2022-08-05
出願番号2021009959
出願日2021-01-26
発明の名称半導体装置
出願人エイブリック株式会社
代理人
主分類H01L 21/336 20060101AFI20220729BHJP(基本的電気素子)
要約【課題】オフトランジスタのゲート絶縁膜が静電破壊されにくい半導体装置の提供。
【解決手段】N型MOSトランジスタのゲート電極3及びソース領域6が接地端子に接続され、ドレイン領域5が外部信号端子100bに接続されているオフトランジスタ10を有する半導体装置において、オフトランジスタ10は、ゲート電極3がチャネル領域に加えてドレイン領域5の一部又は全部の上方に延設されている半導体装置である。ゲート電極3とドレイン領域5との間で形成される容量C2は、ゲート電極3と接地電位との間に生じる容量C1よりも大きいことが好ましい。
【選択図】図2
特許請求の範囲【請求項1】
MOSトランジスタのゲート電極及びソース領域が第1の電源端子又は第2の電源端子に接続され、ドレイン領域が外部信号端子に接続されているオフトランジスタを有する半導体装置において、
前記オフトランジスタは、前記ゲート電極がチャネル領域に加えて前記ドレイン領域の一部又は全部の上方に延設されていることを特徴とする半導体装置。
続きを表示(約 260 文字)【請求項2】
前記ゲート電極と前記ドレイン領域との間で形成される容量は、前記ゲート電極と接地電位との間に生じる容量よりも大きい請求項1に記載の半導体装置。
【請求項3】
前記ゲート電極は、前記ドレイン領域を覆う箇所に開口部が設けられている請求項1又は2に記載の半導体装置。
【請求項4】
前記開口部を平面視した際の形状は、矩形状である請求項3に記載の半導体装置。
【請求項5】
前記開口部を平面視した際の形状は、矩形状の一部に凹部を有する請求項4に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置に関する。
続きを表示(約 1,400 文字)【背景技術】
【0002】
半導体装置には、静電気放電(Electro-Static Discharge:ESD)を代表とする様々なサージやノイズから内部素子を保護するためにESD保護素子が設けられている場合がある。
【0003】
ESD保護素子の例としては、独立して、あるいは、寄生的に形成されているダイオード素子、バイポーラ素子、サイリスタ素子などが挙げられる。これらの中でも、N型のMOS(Metal-Oxide-Semiconductor)トランジスタのドレインを外部端子に接続するとともにゲート及びソースを接地してオフ状態で使用する、いわゆる「オフトランジスタ」が良く知られている。このオフトランジスタは、静電気のサージが内部素子へ伝播することを防止し、サージを基板などへ逃がす機能を有する。
【0004】
このようなオフトランジスタにおいて、様々な提案がされている。たとえば、ESD保護特性の改善を図ることを目的として、抵抗素子と容量素子が直列接続されたRCタイマーが接続されているオフトランジスタが提案されている(例えば、特許文献1参照)。
【0005】
また、半導体装置の破壊に関わる静電気放電のモデルとして、サージの波形、エネルギー、時間などの観点で分類した、人体モデル(Human Body Model:HBM)及びデバイス帯電モデル(Charged Device Model:CDM)が良く知られている。
【0006】
HBMは、帯電した人間から半導体装置に放電するモデルであり、比較的大きなエネルギーを数10nsec~数100nsecで半導体装置に放電する。
一方、CDMは、近年の製造工程の自動化により人間が半導体装置に触れる作業が減っていることからHBMよりも注目されている。このCDMは、帯電した半導体装置の端子から装置や治工具類などの金属部に接触して放電するモデルであり、比較的小さいエネルギー量ではあるが数10psec~数100psecという極めて短い時間で半導体装置から放電する。
【0007】
このため、CDMでは厳しい過渡現象が発生してしまい、オフトランジスタにおいてはゲート電極とドレイン領域との間に大きい電位差が生じると破壊に至る可能性がある。
【先行技術文献】
【特許文献】
【0008】
特開2012-146899号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
そこで、本発明の一つの側面では、オフトランジスタのゲート絶縁膜が静電破壊されにくい半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の一実施形態における半導体装置は、
MOSトランジスタのゲート電極及びソース領域が第1の電源端子又は第2の電源端子に接続され、ドレイン領域が外部信号端子に接続されているオフトランジスタを有する半導体装置において、
前記オフトランジスタは、ゲート電極がチャネル領域に加えてドレイン領域の一部又は全部の上方に延設され、前記ドレイン領域と前記ドレイン領域の上方に延設されている前記ゲート電極との間に容量形成領域を備える。
【発明の効果】
(【0011】以降は省略されています)

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