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公開番号2022097858
公報種別公開特許公報(A)
公開日2022-07-01
出願番号2020211064
出願日2020-12-21
発明の名称計算機および計算方法
出願人富士通株式会社
代理人個人,個人
主分類G06F 12/0862 20160101AFI20220624BHJP(計算;計数)
要約【課題】演算処理の種類毎に異なる実行時間に応じて最適なプリフェッチ距離を設定する。
【解決手段】計算機は、演算処理を実行する処理部と、メモリから転送されるデータを保持するデータメモリ部およびメモリとデータメモリ部との間でのデータの転送を制御するキャッシュ制御部を含むキャッシュと、を有する計算機であって、キャッシュ制御部は、キャッシュミスの発生間隔と、メモリからデータメモリ部への1単位量のデータ転送に掛かるメモリアクセスレイテンシとに基づいて、1単位量のデータの演算処理に掛かるサイクル数を計算し、計算したサイクル数とメモリアクセスレイテンシとに基づいて、キャッシュミスによりメモリから転送した1単位量のデータのメモリ上での位置に対する、メモリからプリフェッチする1単位量のデータのメモリ上での相対位置を示すプリフェッチ距離を更新する。
【選択図】図6
特許請求の範囲【請求項1】
演算処理を実行する処理部と、
メモリから転送されるデータを保持するデータメモリ部および前記メモリと前記データメモリ部との間でのデータの転送を制御するキャッシュ制御部を含むキャッシュと、を有する計算機であって、
前記キャッシュ制御部は、
キャッシュミスの発生間隔と、前記メモリから前記データメモリ部への1単位量のデータ転送に掛かるメモリアクセスレイテンシとに基づいて、前記1単位量のデータの演算処理に掛かるサイクル数を計算し、
計算したサイクル数と前記メモリアクセスレイテンシとに基づいて、キャッシュミスにより前記メモリから転送した前記1単位量のデータの前記メモリ上での位置に対する、前記メモリからプリフェッチする前記1単位量のデータの前記メモリ上での相対位置を示すプリフェッチ距離を更新する
計算機。
続きを表示(約 1,600 文字)【請求項2】
前記キャッシュ制御部は、前記メモリアクセスレイテンシを前記サイクル数で除して得られる値以上の最小の整数を前記プリフェッチ距離とする
請求項1に記載の計算機。
【請求項3】
前記キャッシュ制御部は、
前記キャッシュ制御部で使用するクロックのクロック数をカウントするクロックカウンタと、
キャッシュミスの発生時の前記クロックカウンタのクロック数を保持するサイクル数保持回路と、
キャッシュミスの発生時に、前記メモリアクセスレイテンシと、前記クロックカウンタのクロック数および前記サイクル数保持回路に保持されているクロック数の差とに基づいて、前記プリフェッチ距離を計算するプリフェッチ距離計算回路と、
前記プリフェッチ距離計算回路が計算した前記プリフェッチ距離に基づいて、プリフェッチするデータが格納されているメモリアドレスであるプリフェッチアドレスを生成するプリフェッチアドレス生成回路と、
を有する請求項1または請求項2に記載の計算機。
【請求項4】
前記キャッシュ制御部は、
前記キャッシュ制御部で使用するクロックのクロック数をカウントするクロックカウンタと、
キャッシュミスの発生時の前記クロックカウンタのクロック数を保持するサイクル数保持回路と、
計算開始信号の受信に基づいて、前記メモリアクセスレイテンシと、前記クロックカウンタのクロック数および前記サイクル数保持回路に保持されているクロック数の差とに基づいて、前記プリフェッチ距離を計算するプリフェッチ距離計算回路と、
キャッシュミスしたメモリアドレスが、以前のキャッシュミス時に予測したメモリアドレスの候補と合っている場合、前記計算開始信号を生成し、前記プリフェッチ距離計算回路が計算した前記プリフェッチ距離に基づいて、プリフェッチするデータが格納されているメモリアドレスであるプリフェッチアドレスを生成するプリフェッチアドレス生成回路と、
を有する請求項1または請求項2に記載の計算機。
【請求項5】
前記クロックカウンタは、キャッシュミスの発生毎にクリアされ、
前記プリフェッチ距離計算回路は、前記クロックカウンタのクロック数を使用せずに、前記メモリアクセスレイテンシと前記サイクル数保持回路に保持されているクロック数とに基づいて、前記プリフェッチ距離を計算する
請求項3または請求項4に記載の計算機。
【請求項6】
前記処理部は、演算処理の時間が異なり、演算処理に使用するデータの前記1単位量が同じ複数のループ処理を順次実行する
請求項1ないし請求項5のいずれか1項に記載の計算機。
【請求項7】
複数階層の前記キャッシュを有し、
前記キャッシュ制御部は、複数階層の前記キャッシュの少なくともいずれかに含まれる
請求項1ないし請求項6のいずれか1項に記載の計算機。
【請求項8】
演算処理を実行する処理部と、メモリから転送されるデータを保持するデータメモリ部および前記メモリと前記データメモリ部との間でのデータの転送を制御するキャッシュ制御部を含むキャッシュと、を有する計算機の計算方法であって、
前記キャッシュ制御部が、
キャッシュミスの発生間隔と、前記メモリから前記データメモリ部への1単位量のデータ転送に掛かるメモリアクセスレイテンシとに基づいて、前記1単位量のデータの演算処理に掛かるサイクル数を計算し、
計算したサイクル数と前記メモリアクセスレイテンシとに基づいて、キャッシュミスにより前記メモリから転送した前記1単位量のデータの前記メモリ上での位置に対する、前記メモリからプリフェッチする前記1単位量のデータの前記メモリ上での相対位置を示すプリフェッチ距離を更新する
計算方法。

発明の詳細な説明【技術分野】
【0001】
本発明は、計算機および計算方法に関する。
続きを表示(約 1,600 文字)【背景技術】
【0002】
CPU(Central Processing Unit)等のプロセッサでは、メインメモリのアクセス時間であるメモリアクセスレイテンシは、演算の実行時間に比べて長くなる場合が多い。このため、プロセッサが搭載される計算機は、プロセッサコアとメインメモリとの間に、使用頻度の高いデータまたは命令を保持するキャッシュを設けることで、データの転送効率を向上している。メモリを階層化することで、メモリアクセスレイテンシにかかわりなく演算の実行効率が向上するため、プロセッサおよび計算機の性能が向上する。
【0003】
演算の実行効率をさらに向上するために、演算命令を実行する前に演算に使用するデータまたは命令を予めメインメモリからキャッシュに転送しておくプリフェッチ機能を有するプロセッサが知られている。例えば、この種のプロセッサは、過去に発生したキャッシュミスの命令の位置情報を保持しておき、過去のキャッシュミスの命令の位置情報の中に現在のキャッシュミスの命令の位置情報が存在する場合、プリフェッチ要求を発行する(例えば、特許文献1参照)。
【0004】
また、この種のプロセッサは、連続したアドレスでのキャッシュミスの回数が回数指定命令により予め設定され、設定された回数のキャッシュミスが発生した場合、キャッシュミスしたキャッシュラインより後のキャッシュラインをプリフェッチする。さらに、プリフェッチするキャッシュラインの位置は、位置指定命令により予め設定可能である(例えば、特許文献2参照)。
【先行技術文献】
【特許文献】
【0005】
特表2009-540429号公報
特開2015-60529号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
回数指定命令および位置指定命令は、ソースプログラム中に記述され、ソースプログラムの実行中は、変更することができない。ここで、位置変更命令により変更されるキャッシュラインの位置は、プリフェッチ距離とも称される。
【0007】
例えば、演算処理時間が互いに異なる複数のループ処理がソースプログラム中に含まれる場合、最適なプリフェッチ距離は、ループ処理毎に異なる場合がある。しかしながら、プリフェッチ距離は、複数のループ処理のいずれかに合わせてしか設定できない。このため、あるループ処理に合わせて設定されたプリフェッチ距離は、別のループ処理では適切でないため、プログラムの実行効率が低下してしまう。
【0008】
1つの側面では、本発明は、演算処理の種類毎に異なる実行時間に応じて最適なプリフェッチ距離を設定することを目的とする。
【課題を解決するための手段】
【0009】
一つの観点によれば、計算機は、演算処理を実行する処理部と、メモリから転送されるデータを保持するデータメモリ部および前記メモリと前記データメモリ部との間でのデータの転送を制御するキャッシュ制御部を含むキャッシュと、を有する計算機であって、前記キャッシュ制御部は、キャッシュミスの発生間隔と、前記メモリから前記データメモリ部への1単位量のデータ転送に掛かるメモリアクセスレイテンシとに基づいて、前記1単位量のデータの演算処理に掛かるサイクル数を計算し、計算したサイクル数と前記メモリアクセスレイテンシとに基づいて、キャッシュミスにより前記メモリから転送した前記1単位量のデータの前記メモリ上での位置に対する、前記メモリからプリフェッチする前記1単位量のデータの前記メモリ上での相対位置を示すプリフェッチ距離を更新する。
【発明の効果】
【0010】
演算処理の種類毎に異なる実行時間に応じて最適なプリフェッチ距離を設定することができる。
【図面の簡単な説明】
(【0011】以降は省略されています)

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