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公開番号2022095150
公報種別公開特許公報(A)
公開日2022-06-28
出願番号2020208305
出願日2020-12-16
発明の名称半導体装置
出願人富士電機株式会社
代理人個人,個人
主分類H01L 21/822 20060101AFI20220621BHJP(基本的電気素子)
要約【課題】半導体基板上に絶縁膜を介して設けられた受動素子に接続される回路の誤動作を抑制することができる半導体装置を提供する。
【解決手段】第1導電型の半導体基体(1,2)と、半導体基体(1,2)に接続された第1電極5と、半導体基体(1,2)の上部に設けられた第2導電型の第1半導体領域3と、第1半導体領域3の上部に設けられた第1導電型の第2半導体領域4と、第1半導体領域3に電気的に接続された第2電極7aと、第2半導体領域4の上面側に設けられた絶縁膜9と、絶縁膜9の上面側に設けられた受動素子6とを備える。
【選択図】図1
特許請求の範囲【請求項1】
第1導電型の半導体基体と、
前記半導体基体に電気的に接続された第1電極と、
前記半導体基体の上部に設けられた第2導電型の第1半導体領域と、
前記第1半導体領域の上部に設けられた第1導電型の第2半導体領域と、
前記第1半導体領域に電気的に接続された第2電極と、
前記第2半導体領域の上面側に設けられた絶縁膜と、
前記絶縁膜の上面側に設けられた受動素子と、
を備えることを特徴とする半導体装置。
続きを表示(約 1,100 文字)【請求項2】
前記第2半導体領域の一部が前記半導体基体に接することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2半導体領域の一部が前記第1半導体領域の外側まで延伸することを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記第1電極に第1電位を、前記第2電極に第2電位を印加したときに、前記半導体基体と前記第1半導体領域の接合から前記第1半導体領域側に伸びる空乏層と、前記第1半導体領域と前記第2半導体領域の接合から前記第1半導体領域側及び前記第2半導体領域側に伸びる空乏層とにより、前記第1半導体領域及び前記第2半導体領域の前記受動素子直下に位置する部分が空乏化することを特徴とする請求項1~3のいずれか1項に記載の半導体装置。
【請求項5】
前記第1導電型がn型であり、
前記第1電極に第1電位が印加され、
前記第2電極に、前記第1電位よりも低い第2電位が印加される
ことを特徴とする請求項1~3のいずれか1項に記載の半導体装置。
【請求項6】
前記第2半導体領域がストライプ形の平面パターンを備えることを特徴とする請求項1~5のいずれか1項に記載の半導体装置。
【請求項7】
前記第2半導体領域が櫛歯形の平面パターンをなし、前記櫛歯形の歯に相当するストライプ部が前記第1半導体領域に重なることを特徴とする請求項1~5のいずれか1項に記載の半導体装置。
【請求項8】
前記第2半導体領域が前記第1半導体領域の内部に設けられ、
前記第2半導体領域に電気的に接続される第3電極を備える
ことを特徴とする請求項1または2に記載の半導体装置。
【請求項9】
前記第1電極に第1電位を、前記第2電極に第2電位を、前記第3電極に第3電位を印加したときに、前記半導体基体と前記第1半導体領域の接合から前記第1半導体領域側に伸びる空乏層と、前記第1半導体領域と前記第2半導体領域の接合から前記第1半導体領域側及び前記第2半導体領域側に伸びる空乏層とにより、前記第1半導体領域及び前記第2半導体領域の前記受動素子直下に位置する部分が空乏化することを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記第1導電型がn型であり、
前記第1電極に第1電位が印加され、
前記第2電極に、前記第1電位よりも低い第2電位が印加され、
前記第3電極に、前記第2電位より高い第3電位が印加される
ことを特徴とする請求項8に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置に関し、特に、半導体基板上に絶縁膜を介して配置された受動素子を備える半導体装置に関する。
続きを表示(約 2,300 文字)【背景技術】
【0002】
出力段となる縦型のMOSFET等の電力用半導体素子と、電力用半導体素子を制御するための制御回路を同一半導体チップに集積(混載)したハイサイド型パワーICが提案されている。ハイサイド型パワーICは、制御回路用の半導体素子として各種MOSFET、各種抵抗素子、各種容量素子を有している。容量素子の一例として、PIP(Polysilicon-Insulator-Polysilicon)型容量素子が挙げられる。PIP型容量素子は、ポリシリコン層、絶縁膜、及びポリシリコン層の積層構造で構成されている。上下のポリシリコン層で構成される端子には各種デバイスが接続されて回路を構成している。ハイサイド型パワーICでは、PIP型容量素子はフィールド酸化膜(LOCOS膜)上に設けられる。
【0003】
特許文献1は、MOSFETと絶縁膜上のPIP型容量素子が同一基板上に形成された構造を開示する。特許文献2及び特許文献3は、各種拡散層の上に絶縁膜を形成し、絶縁膜上にポリシリコン抵抗素子やPIP型容量素子を配置した構造を開示する。特許文献4は、同一基板上に縦型MOSFETと制御回路が集積され、集積回路がpウェル上に設けられた構造を開示する。pウェルにはMOSFETのソース電位が印加され、pウェル上に酸化膜を介してキャパシタが設けられている。
【先行技術文献】
【特許文献】
【0004】
特開2009-158779号公報
特許第6707917号
特開2013-89764号公報
特開2003-264289号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献1~4に記載の半導体装置において、PIP型容量素子の下層のポリシリコン膜と、下層のポリシリコン膜の下の絶縁膜と、絶縁膜の下の半導体基板により、回路設計上は意図しない容量成分である寄生容量が形成される。ハイサイド型パワーICでは、半導体基板が高電位端子(VCC端子)に接続されるため、寄生容量は高電位端子とPIP型容量素子が使用される内部回路間を容量結合することになり、回路誤動作の原因となる。PIP型容量素子はポリシリコン配線やポリシリコン抵抗素子よりも比較的大きなポリシリコン層で構成されるため、寄生容量は比較的大きな容量値を持つ。また、微細化が進み、段差軽減のために絶縁膜を薄くすると、寄生容量値は更に大きくなるため、回路誤動作の危険性が増す。
【0006】
上記課題に鑑み、本発明は、半導体基板上に絶縁膜を介して設けられたPIP型容量素子等の受動素子に接続される寄生容量を低減することができ、受動素子に接続される回路の誤動作を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様は、(a)第1導電型の半導体基体と、(b)半導体基体に電気的に接続された第1電極と、(c)半導体基体の上部に設けられた第2導電型の第1半導体領域と、(d)第1半導体領域の上部に設けられた第1導電型の第2半導体領域と、(e)第1半導体領域に電気的に接続された第2電極と、(f)第2半導体領域の上面側に設けられた絶縁膜と、(g)絶縁膜の上面側に設けられた受動素子とを備える半導体装置であることを要旨とする。
【発明の効果】
【0008】
本発明によれば、半導体基板上に絶縁膜を介して設けられた受動素子に接続される回路の誤動作を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
第1実施形態に係る半導体装置の断面図である。
第1実施形態に係る半導体装置の半導体基体の平面図である。
第1実施形態に係る半導体装置の空乏層の広がりを示す断面図である。
第1実施形態に係る半導体装置の空乏層の広がりを示す他の断面図である。
第1実施形態に係る半導体装置の回路図である。
第1比較例に係る半導体装置の断面図である。
第1比較例に係る半導体装置の回路図である。
第2比較例に係る半導体装置の断面図である。
第2比較例に係る半導体装置の回路図である。
第1実施形態に係る半導体集積回路の断面図である。
第1実施形態に係る半導体集積回路の回路図である。
第2実施形態に係る半導体装置の断面図である。
第3実施形態に係る半導体装置の断面図である。
第4実施形態に係る半導体装置の平面図である。
図14のB-B方向から見た断面図である。
第5実施形態に係る半導体装置の平面図である。
図16のB-B方向から見た断面図である。
【発明を実施するための形態】
【0010】
以下において、図面を参照して本発明の各実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
(【0011】以降は省略されています)

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