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公開番号2022094896
公報種別公開特許公報(A)
公開日2022-06-27
出願番号2021097198
出願日2021-06-10
発明の名称半導体装置
出願人富士電機株式会社
代理人個人,個人
主分類H01L 21/8234 20060101AFI20220620BHJP(基本的電気素子)
要約【課題】自己遮蔽方式のHVICにおいて、レベルシフタである高耐圧MOSFETの寄生バイポーラトランジスタ動作を抑制可能なノイズ耐性の高い半導体装置を提供する。
【解決手段】第1導電型の半導体層1の表面層に設けられた第2導電型のウェル領域3と、ウェル領域3の周囲を囲み、ウェル領域3よりも低不純物濃度の第2導電型の耐圧領域4と、耐圧領域4の周囲を囲む第1導電型のベース領域61と、ベース領域61の表面層に設けられた、レベルシフタ41aの第2導電型の担体供給領域56と、ウェル領域3又は耐圧領域4の表面層に設けられた、レベルシフタ41aの担体受領領域(51,52)を備え、担体受領領域(51,52)が、第1導電型の領域51と第2導電型の領域52とが互いに接して設けられた第1ユニバーサルコンタクト領域で構成されている。
【選択図】図3
特許請求の範囲【請求項1】
高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
第1導電型の半導体層と、
前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第2導電型のウェル領域と、
前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第2導電型の耐圧領域と、
前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第1導電型のベース領域と、
前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第2導電型の担体供給領域と、
前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
を備え、
前記担体受領領域が、第1導電型の領域と第2導電型の領域とが互いに接して設けられた第1ユニバーサルコンタクト領域で構成されていることを特徴とする半導体装置。
続きを表示(約 1,500 文字)【請求項2】
前記ウェル領域の表面層に設けられた複数のピックアップ領域を更に備え、
前記ピックアップ領域が、第1導電型の領域と第2導電型の領域とが互いに接して設けられた第2ユニバーサルコンタクト領域で構成されている
ことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2ユニバーサルコンタクト領域は、平面パターン上、前記高電位側回路領域内の回路部より外側で前記担体受領領域より内側に配置された前記ピックアップ領域であることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記第2ユニバーサルコンタクト領域は、前記担体受領領域に最も近い前記ピックアップ領域であることを特徴とする請求項2または3に記載の半導体装置。
【請求項5】
前記第2ユニバーサルコンタクト領域は、前記担体受領領域に最も近い前記ピックアップ領域との距離が100μm以内であることを特徴とする請求項2または3に記載の半導体装置。
【請求項6】
前記第2ユニバーサルコンタクト領域は、平面パターン上、前記高電位側回路領域内の回路部と前記担体受領領域との間に配置された前記ピックアップ領域であることを特徴とする請求項3に記載の半導体装置。
【請求項7】
平面パターン上、前記担体供給領域及び前記担体受領領域が互いに平行に設けられ、
前記担体供給領域の幅が前記担体受領領域の幅よりも広い
ことを特徴とする請求項1ないし6のいずれか一項に記載の半導体装置。
【請求項8】
平面パターン上、前記担体受領領域に対向する位置の前記担体供給領域の密度が、前記担体受領領域に対向しない位置の前記担体供給領域の密度よりも低いことを特徴とする請求項7に記載の半導体装置。
【請求項9】
高電位側回路領域と、該高電位側回路領域の周囲に設けられた高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域の周囲に設けられた低電位側回路領域が同一半導体チップに集積化された半導体装置であって、
第1導電型の半導体層と、
前記高電位側回路領域に位置し、前記半導体層の表面層に設けられた第2導電型のウェル領域と、
前記ウェル領域の周囲を囲み、前記ウェル領域と接して設けられた、前記ウェル領域よりも低不純物濃度の第2導電型の耐圧領域と、
前記耐圧領域の周囲を囲み、前記耐圧領域と接して設けられた第1導電型のベース領域と、
前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベルシフタの担体供給領域であって、前記ベース領域の表面層に設けられた第2導電型の担体供給領域と、
前記レベルシフタの担体受領領域であって、前記ウェル領域又は前記耐圧領域の表面層に設けられた担体受領領域と、
前記ウェル領域の表面層に設けられた複数のピックアップ領域と、
を備え、
前記ピックアップ領域が、第1導電型の領域と第2導電型の領域とが互いに接して設けられたユニバーサルコンタクト領域で構成されていることを特徴とする半導体装置。
【請求項10】
前記ユニバーサルコンタクト領域は、平面パターン上、前記高電位側回路領域内の回路部より外側で前記担体受領領域より内側に配置された前記ピックアップ領域であることを特徴とする請求項9に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は半導体装置に関し、特に、パルス幅変調(PWM)インバータ、スイッチング電源等におけるスイッチングパワーデバイスのゲートにオン・オフの駆動信号を伝達する場合等に使用される高耐圧集積回路装置(HVIC)に関する。
続きを表示(約 2,900 文字)【背景技術】
【0002】
PWMインバータ等の電力逆変換(直流交流変換)用ブリッジ回路の上アームを構成するスイッチングパワーデバイスを駆動する手段としては、高耐圧接合を利用した素子分離方式のHVICが使用されている。HVICは、スイッチングパワーデバイスの異常時の過電流検出や温度検出手段を備えた高機能化を図ることができる。また、HVICは、トランスやフォトカプラ等による電位絶縁を行わないため、電源システムの小型化及び低コスト化を図ることができる。
【0003】
スイッチングパワーデバイスで構成されたハーフブリッジ回路を組み合わせて構成される電力変換システムは、モータ制御用のインバータのほか、アミューズメント機器、液晶パネル等の電源用途、エアコンや照明といった家電用インバータ等の多くの分野で広く利用されている。これらモータや照明等はインダクタンス負荷(L負荷)となるため、プリント基板上の配線やL負荷までのケーブル等による寄生インダクタンス成分等の影響が発生する。
【0004】
即ち、上アームのスイッチングパワーデバイスがオフする時や、下アームのスイッチングパワーデバイスがオンとなるスイッチング時に、HVICを構成するハイサイド回路部の高電位側の基準電位となるVs端子の電位やH-VDD端子の電位が接地電位(GND電位)に対して負電位側へ変動する。この負電位側への変動(負サージ電圧)がハイサイド回路部の誤動作やラッチアップを引き起こし、それによってHVICが破壊に至る可能性がある。
【0005】
このような負サージ電圧に対して、ハーフブリッジ構成のパワーデバイスを駆動するHVIC自身の誤動作や破壊を防止するためのチップレイアウト構成が開示されている(特許文献1参照)。特許文献1は、ハイサイド回路部の外周部に配置されるハイサイド回路部の電源の高電位側の電位に固定される領域のピックアップ領域をユニバーサルコンタクト領域とすることで、ローサイド回路部に流れ込むキャリア量を低減し、ローサイド回路部のロジック部の誤動作やラッチアップによる破壊を防止することを開示する。また、特許文献2は、高耐圧横型ダイオードのアノード及びカソードのそれぞれにn

/p

型のショート領域を設け、少数キャリアの引き抜きを促進することを開示する。
【0006】
また、近年、チップ小型化の観点から、自己分離型や接合分離型のHVICにおいては、高耐圧nチャネルMOSFETで構成されるレベルシフタと高耐圧接合終端領域(HVJT)を一体化した自己遮蔽方式を用いるのが主流となっている。自己遮蔽方式で安定したレベルシフト回路動作を実現するため、レベルシフタのドレインとH-VDD電位領域の寄生抵抗成分を高くする目的で、ハイサイド回路部を取り囲む耐圧領域内にp

型の開口部を設けた構成が開示されている(特許文献3~5参照)。また、特許文献3の図15に示した、p

開口部を使用せずに高耐圧nチャネルMOSFETをHVJTに一体化する構成も、上述した自己遮蔽方式に属する。更に、レベルシフタの周りをp

層で接合分離し、レベルシフタのドレインとH-VDD電位領域の寄生抵抗成分を完全になくした分割RESURF技術が開示されている(特許文献6参照)。特許文献6に開示された構成も、上述した自己遮蔽方式に属する。
【0007】
また、特許文献7は、パワーMOSFET内蔵のダイオードを、MOSFETの保護ダイオードとして利用できるようにソフトリカバリー特性を改善するために、セル領域の低濃度層の厚みに対して、外周領域の少なくとも一部の低濃度層の厚みが大である構成を開示する。また、特許文献8は、HVICにおいて、レベルシフタの発熱と伝達遅延時間のトレードオフを改善するために、レベルシフタの制御電極と重なる部分のベース領域の幅で定義される実効チャネル幅が、その実効チャネル幅と同一方向に沿って測られるドレイン領域の幅よりも広い構成を開示する。
【0008】
また、特許文献9には、トレンチMOSFETのトレンチ側壁にチャネル層を設けることで短絡耐量を向上する技術が開示されている。特許文献10には、トレンチ側壁にショットキー接触のSBDを内蔵したトレンチコンタクト構造のMOSFET技術が開示されている。特許文献11には、ソース領域にシリコン基板に通じる溝部を形成し、ソース電極とソース領域及びシリコン基板とをこの溝部によって電気的に接続してソース領域が短くなるようにし、ソース領域の下部を直接ソース電極と接続してソース領域の下部の抵抗成分を低減する技術が開示されている。
【先行技術文献】
【特許文献】
【0009】
特許第5099282号明細書
特許第4935037号明細書
特許第3941206号明細書
特許第5720792号明細書
特開2015-173255号公報
特許第3917211号明細書
特開平8-102536号公報
特開2020-088287号公報
特許第4225711号明細書
特開2018-182235号公報
特開平5-326944号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
特許文献1に記載の技術では、H-VDD端子を経由して負サージ電圧が印加されたとき、HVJTの寄生pnダイオードのn

領域(H-VDD側)からp領域へ少数キャリアとして電子が注入され、このp領域を経由してローサイド回路部のn

領域へ電子が流れ込む。そのとき、n

領域(H-VDD側)からn

領域(ローサイド回路側)へ流れ込む電子の移動経路の途中にあるp領域に入り込んだ電子の一部は、このp領域より接合障壁が高い(0.6V程度高い)、即ち電子エネルギー障壁が低いn

領域でトラップされ、アノード電極内で引き抜かれる。そのため、n

領域(ローサイド回路側)へ流れ込む電子量が減少して、ローサイド回路部のロジックの誤動作やラッチアップによる破壊を防止することができる。また、p

領域(GND側)からp領域へ放出される正孔量はp

領域(GND側)に隣接してn

領域があるために抑制される。そのため、寄生pnダイオードのp領域からn

領域へ注入される正孔量も低減され、ハイサイド回路部のロジックの誤動作やラッチアップによる破壊を防止することができる。
(【0011】以降は省略されています)

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