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公開番号2022094507
公報種別公開特許公報(A)
公開日2022-06-27
出願番号2020207435
出願日2020-12-15
発明の名称演算処理回路及び演算処理方法
出願人富士通株式会社
代理人個人,個人
主分類G06F 9/38 20060101AFI20220620BHJP(計算;計数)
要約【課題】短いレイテンシで分岐予測可能な演算処理装置を提供する。
【解決手段】演算処理回路は、1つのフェッチラインに複数の命令が含まれるようにフェッチアドレスを順次生成する命令フェッチアドレス生成器と、1つのフェッチライン内でビット値が変化する命令アドレスビットを少なくとも1ビット含むようにフェッチアドレスから抽出されたビット列をインデックスとした複数のインデックスの各々に対して、1個の分岐先アドレスとフェッチアドレスの上位側のビット列である1個の第1のタグとを格納するアドレステーブルと、フェッチアドレスに応じてアドレステーブルから読み出された第1のタグと上位タグ格納部に格納されている第2のタグとが、フェッチアドレスの対応部分に一致する場合に、フェッチアドレスに応じてアドレステーブルから読み出された分岐先アドレスを命令フェッチアドレス生成器に供給する分岐方向判定部とを含む。
【選択図】図2
特許請求の範囲【請求項1】
1つのフェッチラインに複数の命令が含まれるようにフェッチアドレスを順次生成する命令フェッチアドレス生成器と、
前記1つのフェッチライン内でビット値が変化する命令アドレスビットを少なくとも1ビット含むように前記フェッチアドレスから抽出されたビット列をインデックスとした複数のインデックスの各々に対して、1個の分岐先アドレスと、前記ビット列よりも前記フェッチアドレスの上位側のビット列である1個の第1のタグと、を格納するアドレステーブルと、
前記フェッチアドレスを構成する複数個のビットのうち前記第1のタグよりも上位側のビット列である1個の第2のタグを格納する上位タグ格納部と、
前記フェッチアドレスに応じて前記アドレステーブルから読み出された前記第1のタグと前記上位タグ格納部に格納されている前記第2のタグとが、前記フェッチアドレスの対応部分に一致する場合に、前記フェッチアドレスに応じて前記アドレステーブルから読み出された前記分岐先アドレスを前記命令フェッチアドレス生成器に供給する分岐方向判定部と、
を含む演算処理回路。
続きを表示(約 1,100 文字)【請求項2】
前記命令フェッチアドレス生成器は所定のクロック信号に同期して前記フェッチアドレスを順次生成し、前記分岐方向判定部が前記クロック信号の第1のクロックサイクルで生成した第1のフェッチアドレスに応じて第1の分岐先アドレスを前記命令フェッチアドレス生成器に供給した場合、前記命令フェッチアドレス生成器は前記第1のクロックサイクルに続く第2のクロックサイクルにおいて前記第1の分岐先アドレスをフェッチアドレスとして生成する請求項1記載の演算処理回路。
【請求項3】
前記1つのフェッチラインに含まれる前記複数の命令のうちで連続する2つの命令の命令アドレス間で変化するビットより1つ上のビットが、前記インデックスの最下位ビットである請求項1又は2記載の演算処理回路。
【請求項4】
前記インデックスは4ビットである請求項1乃至3いずれか一項記載の演算処理回路。
【請求項5】
前記フェッチアドレスを構成する前記複数個のビットのうち前記インデックスと比較して上位側にあり且つより長いビット列をインデックスとした複数のインデックスの各々に対して複数個のタグを有するアドレステーブルに基づいて分岐予測を行う予測器を更に含み、前記分岐方向判定部による第1の分岐予測に応じて前記命令フェッチアドレス生成器がフェッチアドレスを生成した後に前記予測器による第2の分岐予測が得られ、前記第2の分岐予測が前記第1の分岐予測と異なる場合に、前記命令フェッチアドレス生成器は前記第2の分岐予測に基づいてフェッチアドレスを生成し直す請求項1乃至4いずれか一項記載の演算処理回路。
【請求項6】
1つのフェッチラインに複数の命令が含まれるようにフェッチアドレスを順次生成し、
前記1つのフェッチライン内でビット値が変化する命令アドレスビットを少なくとも1ビット含むように前記フェッチアドレスから抽出されたビット列をインデックスとした複数のインデックスの各々に対して、1個の分岐先アドレスと、前記ビット列よりも前記フェッチアドレスの上位側のビット列である1個の第1のタグと、を格納するアドレステーブルから、前記フェッチアドレスに応じて前記第1のタグと前記分岐先アドレスとを読み出し、
前記フェッチアドレスを構成する複数個のビットのうち前記第1のタグよりも上位側のビット列である1個の第2のタグと、前記フェッチアドレスに応じて前記アドレステーブルから読み出された前記第1のタグとが、前記フェッチアドレスのそれぞれの対応部分に一致する場合に、前記フェッチアドレスに応じて前記アドレステーブルから読み出された前記分岐先アドレスを前記フェッチアドレスとして用いる
各段階を実行する演算処理方法。

発明の詳細な説明【技術分野】
【0001】
本願開示は、演算処理回路及び演算処理方法に関する。
続きを表示(約 2,300 文字)【背景技術】
【0002】
プロセッサの高速化技術のひとつである分岐予測技術では、実行される分岐命令に対して、分岐命令の分岐が成立する(TAKEN)又は成立しない(NOT_TAKEN)のいずれかを示す分岐方向と、分岐命令のターゲットアドレス(分岐先アドレス)とを予測する。分岐命令の処理によって実際に分岐したか否かが判定される前に、予測に応じて、先行して投機的に後続命令の処理を進めていくことが可能となる。
【0003】
分岐予測が失敗した場合、先行して投機的に実行されていた後続命令の処理を全て破棄し、正しい後続命令について処理を実行し直さなければならないため、プロセッサの処理性能が低下する。分岐予測の精度を高めてプロセッサ処理性能の低下を避けるためには、計算量の多い複雑な分岐予測演算を実行することになるため、分岐予測を完了するまでにレイテンシ1よりも長いレイテンシが必要になってしまう。
【0004】
しかしながら分岐予測のレイテンシが長いと、命令フェッチの進行に間隙が空いてしまい、十分なスループットを維持できないという問題がある。例えば、分岐予測のレイテンシが3サイクルであるとする。第1の命令をフェッチした後、シーケンシャル方向の命令フェッチ(一定のアドレス増分での命令フェッチ)がその後の各サイクルにおいて実行されつつ、第1の命令に対する分岐予測演算が実行される。この第1の命令に対する分岐予測の結果が得られるのは、第3の命令をフェッチした後(即ち3サイクル経過後)である。分岐予測の結果が分岐成立を示す場合、シーケンシャル方向にフェッチしていた第2の命令及び第3の命令はキャンセルされ、分岐予測の結果が示すターゲットアドレスに対する命令フェッチが新たに実行される。この場合、分岐予測のレイテンシの長さに応じてスループットが低下してしまう。
【先行技術文献】
【特許文献】
【0005】
特開2018-063684号公報
特開平05-143334号公報
特表2017-509995号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
以上を鑑みると、短いレイテンシで分岐予測可能な演算処理装置が望まれる。
【課題を解決するための手段】
【0007】
演算処理回路は、1つのフェッチラインに複数の命令が含まれるようにフェッチアドレスを順次生成する命令フェッチアドレス生成器と、前記1つのフェッチライン内でビット値が変化する命令アドレスビットを少なくとも1ビット含むように前記フェッチアドレスから抽出されたビット列をインデックスとした複数のインデックスの各々に対して、1個の分岐先アドレスと、前記ビット列よりも前記フェッチアドレスの上位側のビット列である1個の第1のタグと、を格納するアドレステーブルと、前記フェッチアドレスを構成する複数個のビットのうち前記第1のタグよりも上位側のビット列である1個の第2のタグを格納する上位タグ格納部と、前記フェッチアドレスに応じて前記アドレステーブルから読み出された前記第1のタグと前記上位タグ格納部に格納されている前記第2のタグとが、前記フェッチアドレスの対応部分に一致する場合に、前記フェッチアドレスに応じて前記アドレステーブルから読み出された前記分岐先アドレスを前記命令フェッチアドレス生成器に供給する分岐方向判定部とを含む。
【発明の効果】
【0008】
少なくとも1つの実施例によれば、短いレイテンシで分岐予測可能な演算処理装置が提供される。
【図面の簡単な説明】
【0009】
プロセッサの構成の一例を示す図である。
分岐予測機構の第1実施例の構成の一例を示す図である。
図2に示す分岐予測機構及び命令フェッチアドレス生成器の動作を示すフローチャートである。
フェッチラインの構成の一例を示す図である。
第2実施例に用いられる分岐予測器の構成の一例を示す図である。
分岐予測機構の第2実施例の構成の一例を示す図である。
分岐予測機構の第2実施例における命令フェッチの一例を示す図である。
分岐予測機構の第2実施例における命令フェッチの一例を示す図である。
第1予測器におけるエントリ更新処理の一例を示すフローチャートである。
分岐予測機構を備えたプロセッサを用いたシステム構成の一例を示す図である。
【発明を実施するための形態】
【0010】
分岐予測機構においては、通常、複数ウェイの各々に対してターゲットアドレスを格納したテーブルと、分岐方向を予測するテーブルとを備え、それぞれのテーブルをフェッチアドレスの一部(インデックス)により参照することで予測を行うことが多い。しかしながら、複数ウェイを有するテーブルを用いて予測を行うためには、インデックスにより各ウェイを並列に引き、それぞれのウェイがヒットか否かを調べ、複数のウェイがヒットである場合には1つのウェイを選択する、という各動作を実行する必要がある。これらの動作を実行するためには論理回路の論理段数が多くなり、長いレイテンシがかかってしまう。またレイテンシを短くしようとすると、高い動作クロック周波数を維持することが困難になる。
(【0011】以降は省略されています)

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