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公開番号2022094263
公報種別公開特許公報(A)
公開日2022-06-24
出願番号2020219993
出願日2020-12-14
発明の名称新構造半導体集積回路
出願人個人
代理人
主分類H01L 21/8249 20060101AFI20220617BHJP(基本的電気素子)
要約【課題】より高速で動作する半導体集積回路が実現する。この半導体集積回路は従来のものより、動作速度、低消費電力、小型化において優れた半導体集積回路を実現するMOSトランジスタ及びバイポーラトランジスタを提供する。
【解決手段】バイポーラICのウエハプロセスであって、不純物濃度が少ないP型シリコンウエハの表面上に不純物濃度が少ない所定の厚みを持ったN型エピタキシャル層を形成する。このN型エピタキシャル層に、分離領域に囲まれた不純物濃度の低いN型領域を形成し、そこにNPNトランジスタを形成する。この領域がNPNトランジスタのコレクタである。このコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成する。エミッタ領域の深さはベース領域より浅くする。
【選択図】図1
特許請求の範囲【請求項1】
バイポーラICの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のN型基板上、または負電源用途でのP型基板上にて、NPNトランジスタまたはPNPトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を1μm以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
続きを表示(約 1,000 文字)【請求項2】
半導体は不純物濃度によりオーミック接続が形成可能な高濃度領域とショットキー・バリア・ダイオードが形成可能な低濃度領域が存在し、請求項1による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
【請求項3】
請求項1による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をバイポーラトランジスタを形成する基板がP型ならN型その基板がN型ならP型の領域を作り基板と異なる型の領域で周辺を覆い、PNダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項4】
P型またはN型のシリコンウエハ上またはバイポーラICのシリコンウエハ上にて、MOSICの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のP型シリコンウエハ上のN型基板およびN型のシリコンウエハ上のP型基板を表面から形成し、N型のソース・ドレイン領域、P型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、MOSトランジスタのソース・ドレインをN型不純物領域またはP型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
【請求項5】
請求項4による構造のMOSトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をMOSトランジスタを形成する基板がP型ならN型その基板がN型ならP型の領域を作り基板と異なる型の領域で周辺を覆い、PNダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項6】
シリコンまたはGaAs等の化合物半導体または他の半導体を使用し、前記の請求項1または請求項2または請求項3または請求項4または請求項5の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラIC、デジタルバイポーラIC、NチャネルMOSIC,CMOSIC、BiCMOSIC等のモノリシックICおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。

発明の詳細な説明【技術分野】
【0001】
本発明は新しい構造の半導体集積回路の製造方法に関するものである。
半導体集積回路にはバイポーラICとMOSICがあります。バイポーラICにはバイポーラトランジスタがMOSICにはMOSトランジスタが使用されています。
現在、半導体集積回路で使用されているMOSトランジスタとバイポーラトランジスタは最初に発明された時よりその構造は変わっておりません。
本発明のMOSトランジスタとバイポーラトランジスタは過去に発明された時より今日まで変わることがなかったトランジスタの構造を根本的に変えたものであり、実現すれば従来のものより高速で動作します。本発明のMOSトランジスタとバイポーラトランジスタを使用すれば従来のものより高速で動作する半導体集積回路が実現します。この半導体集積回路は従来のものより、動作速度、低消費電力、小型化において従来の半導体集積回路よりもさらに優れております。この半導体集積回路を用いたエレクトロニクス製品は最も高速で動作します。この発明は半導体の先端技術を用いれば、実現可能であります。
半導体の材料としてSi、Ge、GaAs等がありますが、Siが一般的に多く使用されています。GaAsは価格が高いが動作速度が速いため通信用の機器に使用されています。本発明はこれらの半導体に適用可能です。
新構造半導体集積回路は発明された時より変わることがなかったトランジスタの構造を根本的に見直して従来の半導体集積回路より高速で動作する半導体集積回路です。
続きを表示(約 28,000 文字)【背景技術】
【0002】
半導体集積回路を製造するにはいろいろな技術が必要である。
ウエハプロセス、ウエハテスト、アセンブリ、ファイナルテスト、品質保証の技術が確立していることが必要である。この発明に関連するのはウエハプロセスの技術である。
関連するウエハプロセスの技術について紹介する。
▲1▼拡散炉を使用した酸化膜形成、不純物デポジット、不純物拡散、アニールの技術
▲2▼加速機を使用して半導体ウエハに対して行うイオン注入の技術
▲3▼サブミクロンの微細加工が可能な写真製版技術
▲4▼液体薬品やプラズマ等を使用した最新のエッチング技術
▲5▼金属を蒸着又はスパッタリングによりウエハ上に形成する技術
【発明の概要】
【発明が解決しようとする課題】
【0003】
半導体集積回路にはバイポーラICとMOSICとがあります。バイポーラICではバイポーラトランジスタが使用され、MOSICではMOSトランジスタが使用されています。バイポーラトランジスタもMOSトランジスタも最初に発明された時より現在まで構造は変わっていません。その構造を見直して新しい構造を考え、より高速で動作するバイポーラトランジスタとMOSトランジスタを発明しました。このトランジスタを使用して製造したバイポーラICとMOSICは現在のものよりより高速で動作し、より低消費電力で、より小型化が実現できます。
新構造半導体集積回路を使用したエレクトロニクス製品は現在のものより高速で動作します。新構造半導体集積回路は従来のものより高速で低消費電力で小型化を実現する。
(1)バイポーラICに関する説明
バイポーラICはアナログICとロジックICがあり、アナログICは多く生産され、ロジックICはMOSICより高速で動作する。但し消費電力はCMOSICに比べて多い。
バイポーラICのウエハプロセスに関する課題を以下に説明する。従来のバイポーラICと本発明のバイポーラICを比較して利点を記載した。
従来のバイポーラICは不純物の熱拡散により形成するのでエミッタ・ベース・コレクタの各層が横方向に伸びた構造になります。
一般的なバイポーラICで使用されているバイポーラトランジスタのベース幅を調査した結果、0.3μという結果があります。
従来のバイポーラICの構造はバイポーラトランジスタの大きさが数ミクロンの時代に適切であった。本発明のバイポーラトランジスタではベース幅をサブミクロン(1ミクロン以下)で形成する必要ある。従って、最先端の微細加工技術が必要である。
バイポーラトランジスタにはNPNトランジスタとPNPトランジスタがる。一般にシリコンが使用される。シリコンにおけるキャリア移動度が電子の場合1600cm/V・secで正孔の場合400cm/V・secで電子の方が速いので、キャリアが電子であるNPNトランジスタを使用したほうが良い。キャリア移動度のデータは「キッテル固体物理学入門下」(出版社丸善)より引用した。
初期の集積回路のウエハプロセスでは、半導体のウエハを酸化し酸化膜を形成し、写真製版の技術により不純物領域を形成するパターンによりレジスト膜を開口する。エッチング技術により不純物領域を形成する部分の酸化膜を除去する。次に基板表面にボロンガラスやリンガラス等をデポジットする。次にボロンガラスやリンガラス等を除去する。デポジットした時に基板表面に拡散されたボロンやリン等の不純物原子を熱拡散し、所定の深さの拡散領域を形成する。
このような処理を繰り返して集積回路は形成される。
最近はイオン注入の技術により半導体基板の表面に不純物原子を注入し、それを熱拡散により所定の深さの拡散領域に形成している。
昭和63年(1988年)には、ほぼ完成したMOSLSIの上から基板の結晶中にイオン注入できる技術が存在していた。三菱電機株式会社高知工場でこの技術がMOSICに適用され、実用化されていた。高エネルギー加速器によるイオン注入技術は存在する。
一般的に集積回路のシリコン基板上の形成物は1μ以上あり、これを越えて注入することから、1μ以上の深さまでイオン注入が実施できるということがわかる。
従来のバイポーラ集積回路のNPN型バイポーラトランジスタではキャリアは次のように移動する。N型エミッタ領域より注入されたキャリアは基板に対して下方にP型ベース領域に移動しさらに下方にあるN型コレクタ領域に移動する。(図10)
キャリアは横方向に形成されたフローティングコレクタという低抵抗のN型埋込拡散領域を横方向に移動し、また縦方向に形成された低抵抗のN型のコレクタウォール領域を上方向に移動する。(図10)
従来のバイポーラトランジスタはベース幅が縦方向に形成される。エミッタ領域とベース領域の深さ方向に形成される拡散深さの差がベース幅になる。拡散は深さ方向だけでなく横方向にも同様に広がる。エミッタ領域とベース領域の大きさは拡散により形成される深さ方向に比較して写真製版にて形成される横方向の方がかなり長い。(図10)
写真製版にてエミッタ領域のパターンはベース領域のパターンから内側に離して形成されるので横方向のベース幅が縦方向のベース幅より短くなることはありえない。従来のバイポーラトランジスタではベース幅は全て縦方向に形成されている。従って従来のバイポーラトランジスタではエミッタ領域からベース領域にはキャリアは全て縦方向に移動する。(図10)
本発明のバイポーラICではエミッタ・ベース・コレクタの各層が縦方向に伸びた構造になります。これは加速電圧が高いイオン注入という技術を用い縦方向の領域を形成し、横方向のパターンはサブミクロン(1ミクロン以下)の加工技術で形成する必要があります。電流が流れる距離が短いのでトランジスタの動作速度がはるかに速くなります。
本発明のバイポーラICではエミッタ・ベース・コレクタの各層が縦方向に伸びた構造になります。これは加速電圧が高いイオン注入という技術を用い縦方向の領域を形成し、横方向のパターンはサブミクロン(1ミクロン以下)の加工技術で形成する必要があります。電流が流れる距離が短いのでトランジスタの動作速度がはるかに速くなります。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。
1993年に三菱電機株式会社にてCMOSのトランジスタのソースとドレインの間隔が0.8μを実現していた。この場合の基板の比抵抗は8,5~11.5Ωcmである。
米国でMOSLSIの先端デバイスでの微細加工技術を用いれば0.028μm程度のパターンが形成可能である。(日経BP社発行の日経エレクトロニクスに掲載)
2013年12月9日の朝日新聞にローム株式会社で1本の配線の太さが0.13μで描けるという記事があった。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
2020年、台湾の半導体メーカーTSMC(Taiwan Semiconductor Manufactory Company)でCMOSのトランジスタのソースとドレインの間隔が7nm(0.007μ)を実現している。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするNPNトランジスタおよびPNPトランジスタが実現できる。
本発明のバイポーラトランジスタでは、従来横方向に均一に形成された不純物層を縦方向に均一に形成する。この様な不純物濃度の分布は不純物原子のイオン注入を加速電圧を変えながら深さ方向に均一になるように実現する。(図10)
キャリアがエミッタ領域からベース領域を通過してコレクタ領域まで横方向に移動するラテラルトランジスタはこのイオン注入技術を用いなければ実現しない。上記のイオン注入技術を用いてコレクタ領域内にベース領域を形成し、そのベース領域内にエミッタ領域を形成する。ベース領域のレイアウトパターンの内側にエミッタ領域レイアウトパターンを設計する場合、ベース領域のレイアウトパターンとエミッタ領域レイアウトパターンとの間隔がベース幅になる。キャリアはエミッタ領域からベース領域を通過してコレクタ領域まで基板に対して水平に移動する。(図10)
本発明ではフローティングコレクタもコレクタウォールも存在しない。ウエハプロセスにおける製造方法が簡素化され、設計のレイアウトパターンが変わり、CAD(Computer Aided Design)も変わる。コレクタ領域において分布している抵抗値やキャリアの移動する長さも本発明の方が短くなり動作速度が速くなる。本発明のバイポーラトランジスタはベース幅がベース領域のパターンとエミッタ領域のパターンの位置で決定できる。従来のバイポーラトランジスタはベース幅がエミッタ領域とベース領域の拡散深さの差で形成できるのでhFE値が固定される。本発明のバイポーラトランジスタではhFE値がトランジスタごとに設定できる。
本発明のバイポーラトランジスタを使用したバイポーラICが製造されると、従来のものより高速で動作するバイポーラICが得られる。
本発明である新構造半導体集積回路のバイポーラICを実現するには高電圧のイオン注入機によるイオン注入技術と微細なパターンが描ける写真製版技術を中心に最新のウエハプロセス技術が必要である。
(2)MOSICに関する説明
MOSICはアナログICとして使用されることは少なく、主にディジタルICとして使用される。MOSICで主に使用されるCMOSICはバイポーラICと比較して消費電力が少ない。
MOSICのウエハプロセスに関する課題を以下に説明する。従来のMOSICと本発明のMOSICを比較して本発明のMOSICの利点を記載した。
従来のMOSトランジスタはゲート電極とソース・ドレイン領域に重なる部分の静電容量の存在が動作速度を遅くする原因でした。本発明のMOSトランジスタではゲート電極とソース・ドレイン領域に重なる部分がない。サブミクロン(1ミクロン以下)の加工技術を用いて、空乏層の寸法内になるように形成する。
従来のPN接合より動作速度が速いショトッキーダイオードを用いてMOSトランジスタを形成する考えは従来なかった。
これらの本発明のMOSトランジスタは従来のものより、はるかに動作速度が速い。従来のMOSICの構造はMOSトランジスタの大きさが数ミクロンの場合に適切であった。本発明のMOSICではパターンをサブミクロン(1ミクロン以下)で形成する必要ある。従って、最先端の微細加工技術が必要である。
1993年に三菱電機株式会社にてCMOSのトランジスタのソースとドレインの間隔が0.8μを実現していた。この場合の基板の比抵抗は8,5~11.5Ωcmである。
米国でMOSLSIの先端デバイスでの微細加工技術を用いれば0.028μm程度のパターンが形成可能である。(日経BP社発行の日経エレクトロニクスに掲載)
2013年12月9日の朝日新聞にローム株式会社で1本の配線の太さが0.13μで描けるという記事があった。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
2020年、台湾の半導体メーカーTSMC(Taiwan Semiconducor Manufactory Company)でCMOSのトランジスタのソースとドレインの間隔が7nm(0.007μ)を実現している。
半導体集積回路は半導体の不純物濃度が高濃度でオーミック接続が形成可能な領域とそうでない低濃度な領域で形成される。MOS集積回路におけるMOSトランジスタは低濃度の基板上に、基板がP型ならN型のソース領域とドレイン領域を、基板がN型ならP型のソース領域とドレイン領域を高濃度で形成する。従来のMOSトランジスタではソース領域とドレイン領域の間にチャンネルを形成するためにソース領域とドレイン領域の一部を含めソース領域とドレイン領域間の基板をゲート電極で覆う。従来のMOS集積回路のMOSトランジスタではゲート電極がソース領域とドレイン領域の一部を覆う必要性があるという考え方があった。(図19)(図21)
本発明のMOSトランジスタはMOSトランジスタを形成する領域においてはゲート電極をソース領域とドレイン領域と重ねない。基板とソース領域および基板とドレイン領域の間に存在する空乏層内の位置でゲート電極を形成するものであり、PN接合の位置に近い場所に設定するのが安全である。PN接合には必然的に電荷が蓄積した空乏層が形成される。空乏層はPN接合に電位差がなくても存在しゲート電極の存在と無関係に存在する。PN接合に逆方向に電圧を加えてゆくと空乏層は広がってゆく。空乏層は不純物濃度が低い領域において大きく広がる。ゲート電極の位置はPN接合の電圧が同電位の場合の空乏層内にあるように設定する。(図19)(図20)(図21)(図22)
空乏層はそこに電界が存在すれば電子および正孔が移動する。
空乏層は存在するが、長さがいくらかは基板の不純物濃度にも依存し分かりにくい。
しかしながら、次に記載する方法が合理的である。ゲート電極の長さをソースとドレインの間の長さに一致させるのである。仮にゲート電極とソースとドレインとがわずかにずれたとしても、重なった部分の電気容量は小さく、離れていても空乏層の存在で影響はない。この方法の方が確実にできる。(図21)
本発明のMOSトランジスタでゲートに閾値電圧以上の電圧を印加した場合、ゲート電極の下の基板にキャリアが発生する。ソースとドレインの間に電流が流れる。ソース領域と基板の間に存在する空乏層には電界があるのでキャリアが移動する。これにより、ソースとゲート電極の間に電極は必要ないことがわかる。(図22)(図24)(図25)
NチャネルMOSトランジスタを例に説明する。ソース電位が接地で、ゲート電位が接地で、ドレイン電位は正の電源電圧の条件ではチャンネルが形成されず、トランジスタはオフ状態となる。ソース電位が設地で、ゲート電位が閾値以上の電圧で、ドレイン電位は正の電源電圧の条件ではチャンネルが形成されキャリアが現れ、トランジスタはオン状態となる。(図23)(図24)
基板の電位はソースの電位に対して負電位に設定することがある。逆方向のため電流は流れない。バックゲート電圧と呼ばれる。バックゲート電圧により閾値電圧が低い場合に閾値電圧を高くできる。
NチャネルMOSトランジスタがオフ状態のときは基板表面におけるフェルミレベルはソース領域と基板が同一であり、キャリアである電子はソースと基板が同一電位になっているので、ソース領域から基板表面に移動できない。NチャネルMOSトランジスタのゲート電極に閾値電圧以上の電圧を印加しオン状態にしたときは、基板表面におけるフェルミレベルはソース領域、基板、ドレイン領域の順に低下するのでキャリアである電子はソース領域から基板表面を通過してドレイン領域に移動する。(図23)(図24)
最近はCMOS回路が主流である。CMOSはNチャネルMOSトランジスタとPチャネルMOSトランジスタを組み合わせた構造である。MOSトランジスタはエンハンスメント型である。CMOS回路の基本的な回路はCMOSインバータである。CMOSインバータは次のように構成されている。CMOSインバータの入力はNチャネルMOSトランジスタとPチャネルMOSトランジスタのゲートを接続している。(図32)
CMOSインバータの出力はNチャネルMOSトランジスタとPチャネルMOSトランジスタのドレインを接続している。NチャネルMOSトランジスタのソースは接地で、PチャネルMOSトランジスタのソースは正電圧の電源に接続している。(図32)
NチャネルMOSトランジスタはP型基板に形成され、PチャネルMOSトランジスタはN型基板(アイランド)に形成される。NチャネルMOSトランジスタのソースはP型基板と同一電位(GND)に接続される。PチャネルMOSトランジスタのソースはN型基板(アイランド)と正電圧の電源に接続される。N型基板(アイランド)とP型基板とは逆方向に接続されているので電流は流れない。(図32)
CMOSインバータは入力がHighのときNチャネルMOSトランジスタがオン状態になりPチャネルMOSトランジスタがオフ状態になり、出力はLowになる。CMOSインバータは入力がLowのときNチャネルMOSトランジスタがオフ状態になりPチャネルMOSトランジスタがオン状態になり、出力はHighになる。このように定常状態では電流は流れない。この状態が変化する過渡的な時に電流が流れる。この時にゲート電極に蓄えられる電荷が変化する。本発明のMOSトランジスタではゲート電極の電気容量が小さいため、動作速度が速く過渡的に流れる電流が少ない。(図32)
従来、ソース領域およびドレイン領域は拡散領域で形成しているが、ショットキーバリアダイオードでも可能である。本発明ではショットキーバリアダイオードの上にゲート電極を重なることなく配置しMOSトランジスタが形成できる。(図26)
本発明では回路設計においてレイアウトパターンが変わり、CADも変化する。
本発明のMOSトランジスタは種類も豊富で、従来のものより高速で動作します。このMOSトランジスタを使用したMOSICは高速性・低消費電力・小型化において従来のものより優れています。
本発明の新構造半導体集積回路のMOSICを実現するには、サブミクロンの微細なパターンが描ける最新の微細加工技術や最新のウエハプロセス技術が必要である。
【課題を解決するための手段】
【0004】
(1)バイポーラトランジスタ(請求項1に対応)
本発明のバイポーラトランジスタが形成できる可能性はバイポーラICのウエハプロセスにある。不純物濃度が少ないP型シリコンウエハの表面上に不純物濃度が少ない所定の厚みを持ったN型エピタキシャル層を形成する。このN型エピタキシャル層に、分離領域に囲まれた不純物濃度の低いN型領域を形成し、そこにNPNトランジスタを形成する。この領域がNPNトランジスタのコレクタである。このコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成する。エミッタ領域の深さはベース領域より浅くする必要があります。(図10)
ベース領域とエミッタ領域のパターンによって形成される1μ以下の長さのベース幅を設定する。このバイポーラトランジスタにて電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする技術を確立する。
バイポーラPNPトランジスタも同様に製造は可能であるが、NPNトランジスタの方がPNPトランジスタより動作速度が速いので実用化は検討されないであろう。
これを実現するにはエミッタ領域とベース領域は縦方向に深く形成しなければならない。この為には高電圧のイオン注入機によるイオン注入技術とサブミクロンのパターンが描ける微細加工技術が必要である
(2)SBD付きバイポーラトランジスタ(請求項2に対応)。
本発明のバイポーラトランジスタの低濃度のコレクタ上に金属配線をし、ショットキー・バリア・ダイオードを形成する。金属配線は高濃度のベース領域と接続される。PN接合のダイオードよりショットキー・バリア・ダイオードの方が高速に動作する。ベース領域とコレクタ領域に形成されたショットキー・バリア・ダイオードが動作速度を速くする。(図14)(図15)
上記の技術に加えてショットキー・バリア・ダイオードの形成技術が必要となる。この技術は既に存在している。
(3)ガードリング付きバイポーラトランジスタ(請求項3に対応)
本発明のバイポーラトランジスタの形成において、低濃度のコレクタ領域上にショットキー・バリア・ダイオードを形成する。ショットキー・バリア・ダイオードの電極周辺の下に基板がP型でP型分離領域により形成されたコレクタ領域において、ショットキー・バリア・ダイオードの周辺にP型の拡散領域を形成しておく。PNダイオードとショットキー・バリア・ダイオードが並列に接続され、信頼性を向上させることを特徴とする技術を確立する。(図16)(図17)
PNPトランジスタでも同様に実施できるが、NPNトランジスタと比較して動作速度が遅いため実用化されないと考えられる。
但しショットキー・バリア・ダイオードが良好な電気特性をしているなら、不要な技術である。
上記の(1)(2)の技術を転用しガードリングを工夫する。
(4)MOSトランジスタ(請求項4に対応)
本発明の実現には最新のウエハプロセスの技術が必要である。
P型ウエハ上とP型ウエハ上に形成されたN型アイランド上およびN型ウエハ上とN型ウエハ上に形成されたP型アイランド上、そしてバイポーラICで使用されるP形ウエハ上に形成された所定の厚みのN型エピタキシャル層にてP型の分離領域により形成されたN型の領域上に、本発明のNチャネルMOSトランジスタとNチャネルMOSトランジスタが形成可能である。
本発明のMOSICにおけるウエハプロセスでは拡散工程、写真製版工程、エッチング工程、イオン注入工程、メタライズ工程等の処理を得て形成される。
N型のソース・ドレイン領域、P型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、MOSトランジスタのソース・ドレインをN型不純物領域またはP型不純物領域またはショットキー・バリア・ダイオードで形成する。ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする。(図18)(図19)(図20)(図21)(図24)(図25)(図26)(図27)(図28)(図29)(図30)(図31)(図32)(図33)
合理的な手段として、ゲートの長さをソースとドレインとの間の長さと一致させても良い。仮に少しずれたとしても,重なってしまったことによる電気容量は極めて小さく高速度の動作が維持できる。外れても空乏層の位置であればゲート電極は無くても動作します。
本発明のMOSトランジスタを形成する条件として、ソース領域とドレイン領域をゲート電極との間を重ならないように配置するためにはサブミクロンの微細加工技術が必要である。
(5)SBD使用MOSトランジスタ(請求項5に対応)
ソースとドレインに使用されているショットキー・バリア・ダイオード(SBD)が周辺部分で電気的特性が不安定である場合の対策がある。(4)による構造のMOSトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下にMOSトランジスタを形成する基板がP型ならN型その基板がN型ならP型の領域を形成する。PNダイオードをショットキー・バリア・ダイオードと並列に接続し、電気的特性を向上させることを特徴とする方法。(図34)
但しショットキー・バリア・ダイオードが良好な電気特性をしているなら、不要な技術である。
ソースとドレインをショットキー・バリア・ダイオードで形成したMOSトランジスタは従来のものより高速で動作します。
上記の(4)の技術に加えてショットキー・バリア・ダイオードの形成技術が必要である。
(6)本発明の技術を組み合わせたIC
シリコンまたはGaAs等の化合物半導体または他の半導体を使用し、前記の(1)または(2)または(3)または(4)または(5)の内の少なくとも二つで述べた形成方法の併用で、BiCMOS等のいろいろな複合デバイスが企画できる。
【発明の効果】
【0005】
(1)請求項1の技術的特徴
バイポーラ集積回路におけるトランジスタの構造を従来の構造から本発明の構造に変えることによりキャリアの移動距離が著しく短くなる。このことによりバイポーラトランジスタの高速化・低消費電力化・微細化が著しく進みます。この発明により、バイポーラトランジスタの製造方法が簡略化され、キャリアの移動する長さが短くなりバイポーラトランジスタの特性が向上します。
一般的なバイポーラICで使用されているバイポーラトランジスタのベース幅を調査した結果、0.3μというデータがある。
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。(図10)
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和63年(1988年)には、ほぼ完成したMOSLSIの上から基板の結晶中にイオン注入できる技術が存在していた。三菱電機株式会社高知工場でこの技術がMOSICに適用され、実用化されていた。高エネルギー加速器によるイオン注入技術は存在する。
一般的に集積回路のシリコン基板上の形成物は1μ以上あり、これを越えて注入することから、1μ以上の深さまでイオン注入が実施できるということがわかる。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を縦方向に均一に実行し、その後に短時間のアニールでイオン注入による結晶中の歪を除去する。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。
1993年に三菱電機株式会社にてCMOSのトランジスタのソースとドレインの間隔が0.8μを実現していた。この場合の基板の比抵抗は8,5~11.5Ωcmである。
米国でMOSLSIの先端デバイスでの微細加工技術を用いれば0.028μm程度のパターンが形成可能である。(日経BP社発行の日経エレクトロニクスに掲載)
2013年12月9日の朝日新聞にローム株式会社で1本の配線の太さが0.13μで描けるという記事があった。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
2020年、台湾の半導体メーカーTSMC(Taiwan Semiconductor Manufactory Company)でCMOSのトランジスタのソースとドレインの間隔が7nm(0.007μ)を実現している。
従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするNPNトランジスタおよびPNPトランジスタが実現できる。
従来のNPNトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し、次にコレクタ領域内を下方に移動し、更に低抵抗の埋込拡散領域フローティングコレクタを横方向に移動し、更に垂直方向に形成された低抵抗の領域コレクタウオールを上方に通過して表面に移動する(図10)。
従来のバイポーラICではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
従来のバイポーラトランジスタではベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
従来のバイポーラICのフォトリソグラフィによるパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。(図11)
従来のバイポーラトランジスタでは、電流はベース幅が短い縦方向に集中的に流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れるようにすることは従来の技術では不可能である。(図11)
従来、バイポーラ集積回路のレイアウトパターンは1ミクロン以上で描かれている。
従来のバイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして0.3μmがある。この長さをもとにして本発明では横方向のベース幅に1μm以下という設定をした。
本発明のバイポーラトランジスタではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてhFE値を変えることができる。ベース幅を小さくすると高い電流増幅率hFEが得られる。
本発明のバイポーラトランジスタでは構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。
本発明のバイポーラトランジスタは構造が簡単で従来のバイポーラトランジスタより高速で動作します。(図10)
(2)請求項2の技術的特徴
ショットキー・バリア・ダイオードを形成する金属配線を本発明のNPNトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。(図14)(図15)
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるPN接合と並列にショットキー・バリア・ダイオードが存在することになる。(図14)(図15)
PNPトランジスタの場合も、負電源使用を前提に同様に考えれば実現可能である。但し、NPNトランジスタより動作速度が遅いので、実用化されないと考えられる。
PN接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作をさらに高速にする。ショットキー・バリア・ダイオードの存在により、バイポーラトランジスタがON状態からOFF状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅が速くなる。
本発明のショットキー・バリア・ダイオード付きバイポーラトランジスタは更に高速で動作します。
(3)請求項3の技術的特徴
本発明のNPNトランジスタまたはPNPトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がN型ならP型の領域を、コレクタ領域がP型ならN型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。(図16)(図17)
ショットキー・バリア・ダイオードを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるPN接合と並列にショットキー・バリア・ダイオードが存在することになる。(図16)(図17)
PN接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがON状態からOFF状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては安定した電気的特性が得られない場合、この部分をガードリングの形成により、安定したPN接合のダイオードに変えて安定した電気的特性を確保する。
ガードリング付きショットキー・バリア・ダイオード付きバイポーラトランジスタは安定した電気的特性を持った高速なバイポーラトランジスタとなる。
(4)請求項4の技術的特徴
MOS集積回路におけるMOSトランジスタの構造を従来の構造から本発明の構造に変えることによりゲート電極とソース領域及びドレイン領域との重なりによる電気容量が著しく減少します。このことによりMOSトランジスタの高速化が著しく進みます。この発明により、MOSトランジスタの動作速度が速くなります。
従来、MOS集積回路の形成においてMOSトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
MOSトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。(図21)
本発明のNチャネルまたはPチャネルのMOSトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をN型領域またはP型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。(図22)
合理的な手段として、ゲートの長さをソースとドレインとの間の長さと一致させても良い。仮に少しずれたとしても,重なってしまったことによる電気容量は極めて小さく高速度の動作が維持できる。外れても空乏層の位置であればゲート電極は無くても動作します。
従来のNチャネルMOSトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電源電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルVfが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルVfがソースより低下し、キャリア(この場合はエレクトロン)がフェルミ・レベルVfの低い方へとソースから基板表面を通過してドレインに移動する。(図23)
本発明のNチャネルMOSトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電源電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルVfが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルVfがソースより低下し、キャリア(この場合はエレクトロン)がフェルミ・レベルVfの低い方へとソースから基板表面を通過してドレインに移動する。(図24)
本発明のPチャネルMOSトランジスタのエネルギーレベルの状態も同様に説明できる。(図25)
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したNチャネルMOSトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電源電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルVfが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルVfがソース側より低下し、キャリア(この場合はエレクトロン)がフェルミ・レベルVfの低い方へとソースから基板表面を通過してドレインに移動する。(図26)
空乏層は存在するけれども、その長さはわからない。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したPチャネルMOSトランジスタのエネルギーレベルの状態も同様に説明できる。(図29)
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するMOSトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するMOSトランジスタがNチャネルMOSトランジスタおよびPチャネルMOSトランジスタとして成立する。(図20)(図27)(図28)(図30)(図31)
現在、MOSLSIではCMOS回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。(図32)(図33)
電気容量が小さくなればCMOS回路がON/OFFする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はPN接合におけるP型領域とN型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
1993年に三菱電機株式会社にてCMOSのトランジスタのソースとドレインの間隔が0.8μを実現していた。この場合の基板の比抵抗は8,5~11.5Ωcmである。
米国でMOSLSIの先端デバイスでの微細加工技術を用いれば0.028μm程度のパターンが形成可能である。(日経BP社発行の日経エレクトロニクスに掲載)
2013年12月9日の朝日新聞にローム株式会社で1本の配線の太さが0.13μで描けるという記事があった。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
2020年、台湾の半導体メーカーTSMC(Taiwan Semiconductor Manufactory Company)でCMOSのトランジスタのソースとドレインの間隔が7nm(0.007μ)を実現している。
本発明のMOSトランジスタはゲート電極とソース領域とドレイン領域に重なっていた部分を無くして従来のMOSトランジスタより高速で動作する。従来なかった新しい構造のMOSトランジスタも発明しました。
(5)請求項5の技術的特徴
本発明のNチャネルまたはPチャネルのMOSトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にPN接合を形成する。
基板がN型ならP型の領域を、基板がP型ならN型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にPN接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりPN接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。(図34)
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては安定した電気的特性が得られない場合、この部分をガードリングの形成により、安定したPN接合に置き変える。本発明のMOSトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が安定した電気的特性を確保する。
ガードリング付きショットキー・バリア・ダイオード付きMOSトランジスタは電気的特性が安定した高速なMOSトランジスタとなる。
(6)請求項6の技術的特徴
前記の請求項1または請求項2または請求項3または請求項4または請求項5の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。(図36)
【図面の簡単な説明】
【0006】
本発明のバイポーラICとMOSICの断面図である。
トンネルダイオードの動作図である。
江崎ダイオードにおけるトンネル効果の説明図である。
低濃度と高濃度の半導体上の金属とのエネルギー状態の説明図である。
低濃度と高濃度の半導体の説明図である。
電子の移動の説明図である。
従来のNPNバイポーラトランジスタの電子の移動の説明図である。
本発明のNPNバイポーラトランジスタのキャリアの移動の説明図である。
本発明のPNPバイポーラトランジスタのキャリアの移動の説明図である。
従来と本発明のバイポーラトランジスタの構造を示した断面図である。
従来のバイポーラトランジスタの構造分析を示した説明図である。
本発明のバイポーラトランジスタの動作状態を示した説明図である。
従来と本発明のサイリスタを示した断面図である。
ショットキー・バリア・ダイオード付NPNトランジスタの断面図である。
ショットキー・バリア・ダイオード付NPNトランジスタの説明図である。
ガードリング付きのSBD付きバイポーラトランジスタの断面図である。
ガードリング付きのSBD付きバイポーラトランジスタの説明図である。
CMOS回路の断面図である。
従来のMOSトランジスタと本発明のMOSトランジスタの断面図である。
本発明のMOSトランジスタ(ソースとドレインを不純物領域又はSBDで形成)の断面図である。。
従来のMOSトランジスタと本発明ののMOSトランジスタ構造分析を示した説明図
MOSトランジスタの基板とソースの接合部を示した断面図である。
従来のMOSトランジスタの動作を示した説明図である。
本発明のNチャネルMOSトランジスタの動作を示した説明図である。
本発明のPチャネルMOSトランジスタの動作を示した説明図である。
本発明のNchMOSトランジスタ(ソース・ドレインをSBDで構成)の断面図である。
本発明のNchMOSトランジスタ(ソースを不純物領域、ドレインをSBDで形成)の断面図である。
本発明のNchMOSトランジスタ(ソースをSBD、ドレインを不純物領域で形成)の断面図である。
本発明のPchMOSトランジスタ(ソース・ドレインをSBDで構成)の断面図である。
本発明のPchMOSトランジスタ(ソースを不純物領域、ドレインをSBDで形成)の断面図である。
本発明のPchMOSトランジスタ(ソースをSBD、ドレインを不純物領域で形成)の断面図である。
従来と本発明の相補性MOSを示した断面図である。
SBD使用の相補性MOSを示した断面図である。
CMOS(ガードリング付きSBDをソースとドレインに使用)の断面図である。
本発明によるBiCMOS集積回路を示した断面図である。
本発明による集積回路を示した断面図である。
【発明を実施するための形態】
【0007】
(1)本発明のバイポーラトランジスタ
江崎玲於奈博士の発明した江崎ダイオードはトンネルダイオードとも呼ばれている。高濃度のP型半導体と高濃度のN型半導体とで形成された接合部を100Åまで薄くしたとき、順方向のトンネル効果が現れる。(図2)(図3)
この場合の材料は高純度ゲルマニウムである。このことによりゲルマニウムの伝導帯における電子の代表的な移動距離は約100Å以上であると考えられる。他の半導体でもこの移動距離は同様に考えられる。
金属と半導体との接合部における空乏層の長さが5000Å(0.5μ)を考えた場合、トンネル効果は無視でき、ショットキー・バリヤ・ダイオードが形成される。金属と半導体との接合部における空乏層の長さが50Åを考えた場合、トンネル効果により電子が移動しオーミックな接合が形成される。(図4)
上記空乏層の長さの比率は5000Å/50Å=100であり、これに対する半導体の不純物濃度の比率は1:100である。(図4)(図5)
半導体のPN接合を考える。不純物濃度が少ないP型半導体に不純物濃度が多いN型領域を形成する。PN接合に形成される空乏層はキャリアが存在しない領域である。空乏層はPN接合に逆方向に電圧がかけられるとキャリアは流れないが順方向に電圧がかけられるとキャリアが通過できる領域である。空乏層のP型領域のアクセプターの量とN型領域のドナーの量は等しい。このことより空乏層の長さはP型領域の方がN型領域より長い。
半導体の不純物濃度はドナーやアクセプターの量に依存する。仮に不純物濃度が100倍あると空乏層の長さは1/100になる。
従って低濃度半導体は金属との間にショットキー・バリヤ・ダイオードが形成される。高濃度半導体は金属との間にショットキー・バリヤ・ダイオードが形成されず、オーミックな接続が形成される。
(参考情報)シリコン単結晶の格子定数は5.4Åである。シリコン原子の単位体積(cmの3乗)当たりの数は5・(10の22乗)である。
半導体の結晶内における電子の移動距離は結晶の歪みや印加された電圧の影響を受けて変化するが、約100Å以上であると考えられる。また代表的なベース幅のデータとして0.3μmがある。このことより一般的なものの電子の移動距離は0.3μmより小さい。この電子の移動の連なりを集めたものが半導体内の電流である。(図6)
NPNバイポーラトランジスタの動作時におけるエミッタからベースを通過してコレクタまでの電子の移動を図面に描いた。電流増幅率はペース幅によって決まります。ベース幅が短い程、電流増幅率は大きくなります。従来のバイポーラNPNトランジスタと本発明のバイポーラNPNトランジスタと本発明のバイポーラPNPトランジスタにおけるキャリアの移動状況を示す。
従来のバイポーラNPNトランジスタと本発明のバイポーラNPNトランジスタとバイポーラPNPトランジスタにおけるキャリアの移動状況を示す。(図7)(図8)(図9)
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。(図10)(図11)
これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。(図10)(図12)
この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和63年(1988年)には、ほぼ完成したMOSLSIの上から基板の結晶中に注入できる技術が存在していた。高エネルギーのイオン注入機によるイオン注入技術は存在する。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。
1993年に三菱電機株式会社にてCMOSのトランジスタのソースとドレインの間隔が0.8μを実現していた。この場合の基板の比抵抗は8,5~11.5Ωcmである。
米国でMOSLSIの先端デバイスでの微細加工技術を用いれば0.028μm程度のパターンが形成可能である。(日経BP社発行の日経エレクトロニクスに掲載)
2013年12月9日の朝日新聞にローム株式会社で1本の配線の太さが0.13μで描けるという記事があった。
従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
2020年、台湾の半導体メーカーTSMC(Taiwan Semiconductor Manufactory Company)でCMOSのトランジスタのソースとドレインの間隔が7nm(0.007μ)を実現している。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするNPNトランジスタおよびPNPトランジスタが実現できる。
従来のNPNトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域フローティングコレクタを横方向に移動し更に垂直方向に形成された低抵抗の領域コレクタウオールを上方に通過して表面に移動する。(図10)
PNPトランジスタでも同様に実現できるが、NPNトランジスタより動作速度が遅いので実現されないと考えられる。
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。(図10)
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
従来のバイポーラトランジスタのフォトリソグラフィではパターンはミクロンサイズで描かれていることが多く、横方向のベース幅が縦方向のベース幅より短くなることはありえない。(図11)
電流はベース幅が短い縦方向に集中的に流れる。(図11)
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れるバイポーラトランジスタは従来の技術では不可能である。
従来の技術によるバイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして0.3μmがある。この長さをもとにして本発明では横方向のベース幅に1μm以下という設定をした。
本発明のバイポーラトランジスタではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてhFE値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。
本発明の代表的な集積回路のバイポーラトランジスタを示す。(図1)
バイポーラ集積回路の形成においてベース領域およびエミッタ領域にイオン注入を縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去して形成する。
従来のバイポーラトランジスタと本発明のバイポーラトランジスタを比較すると本発明の方が構造において簡単である。(図10)
従来のバイポーラ集積回路におけるバイポーラトランジスタの構造に対する等価回路を示す。(図11)
NPNトランジスタの場合で動作を説明する。エミッタがGNDに接続、コレクタが正電圧の電源に接続、ベースに正電圧を印加し、トランジスタをON状態にする。正電圧を印加すると順方向であるのでベースからエミッタに電流が流れる。但しキャリアである電子はエミッタからベースに移動する。エミッタからの電子はベースに入るがエミッタとベースの幅が小さいところがあると電子の自由工程の影響によってコレクタの電圧に引かれてコレクタに移動する。ベースからエミッタへのわずかの電流でエミッタからコレクタに大きな電流が流れる。(図12)
PNPトランジスタの場合、電源と入力電圧が負電圧でキャリアがホールとなります。NPNトランジスタと同様に説明できる。
ダイオード、トランジスタ以外にPNPN構造のサイリスタも本発明により横方向に形成できる。(図13)
本発明のバイポーラトランジスタのエミッタとベースのパターンを細い帯状にして長くすると大きな電流を得ることができる。
(2)本発明のショットキー・バリア・ダイオード付きバイポーラトランジスタ
ショットキー・バリアを形成する金属配線を本発明のNPNトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。(図14)
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるPN接合と並列にショットキー・バリア・ダイオードが存在することになる。(図14)(図15)
PNPトランジスタでも同様なことが可能である。
PN接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがON状態からOFF状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。)
(3)本発明のガードリング付きのSBD付きバイポーラトランジスタ
本発明のNPNトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がN型ならP型の領域を、コレクタ領域がP型ならN型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。(図16)(図17)これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるPN接合と並列にショットキー・バリア・ダイオードが存在することになる。(図16)(図17)
PNPトランジスタでも同様なことが可能である
PN接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがON状態からOFF状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては安定した電気的特性が得られない場合、この部分をガードリングの形成により、安定したPN接合のダイオードに変えて高い信頼性を確保する。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてPN接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやGaAs等のショットキー障壁高さは半導体のバンドギャップ内に十分ありN型基板の上で形成してもP型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードを形成する金属は単一の元素でも合金でもよい。
半導体の基板との間にバリアメタルと呼ばれる層を形成してショットキー・バリアを安定した状態で形成する方法もある。
(4)本発明のMOSトランジスタ
従来、MOS集積回路の形成においてMOSトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。(図19)
エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
MOSトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。(図21)(図22)
本発明のNチャネルまたはPチャネルのMOSトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をN型領域またはP型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。(図20)(図24)(図25)(図26)(図27)(図28)(図29)(図30)(図31)
簡単な方法としてゲートの長さをソースとドレインの距離に合わせても良い。この方法で十分である。仮にわずかにずれたと場合、わずかにゲート電極と重なったとしてもその電気容量は小さく、わずかに離れたとしても空乏層内のことで問題ありません。
従来のNチャネルMOSトランジスタのエネルギーレベルの状態は以下の様になる。
基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルVfが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルVfがソースより低下し、キャリア(この場合はエレクトロン)がフェルミ・レベルVfの低い方へとソースから基板表面を通過してドレインに移動する。(図23)
本発明のNチャネルMOSトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電源電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルVfが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルVfがソースより低下し、キャリア(この場合はエレクトロン)がフェルミ・レベルVfの低い方へとソースから基板表面を通過してドレインに移動する。(図24)
本発明のPチャネルMOSトランジスタのエネルギーレベルの状態も同様に説明できる。(図25)
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したNチャネルMOSトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルVfが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルVfがソース側より低下し、キャリア(この場合はエレクトロン)がフェルミ・レベルVfの低い方へとソースから基板表面を通過してドレインに移動する。(図26)
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したPチャネルMOSトランジスタのエネルギーレベルの状態も同様に説明できる。(図29)
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するMOSトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するMOSトランジスタがNチャネルMOSトランジスタおよびPチャネルMOSトランジスタとして成立する。(図27)(図28)(図30)(図31)
現在、MOSLSIではCMOS回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればCMOS回路がON/OFFする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はPN接合におけるP型領域とN型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
1993年に三菱電機株式会社にてCMOSのトランジスタのソースとドレインの間隔が0.8μを実現していた。この場合の基板の比抵抗は8,5~11.5Ωcmである。
米国でMOSLSIの先端デバイスでの微細加工技術を用いれば0.028μm程度のパターンが形成可能である。(日経BP社発行の日経エレクトロニクスに掲載)
2013年12月9日の朝日新聞にローム株式会社で1本の配線の太さが0.13μで描けるという記事があった。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
2020年、台湾の半導体メーカーTSMC(Taiwan Semiconductor Manufactory Company)でCMOSのトランジスタのソースとドレインの間隔が7nm(0.007μ)を実現している。
しかしながら、簡易的な方法としてゲート電極の長さをソースとドレインの間隔に一致させても良い。仮にわずかにずれたとしても、重なった部分の電気容量も少なければ影響は少なく、ずれたとしても空乏層内の位置であれば問題はない。
以上のように従来のMOSトランジスタとは全く異なる構造と機能を持っている。
ゲート電極がソース領域の位置から離れ、さらにソースと基板間の空乏層内の位置まで離して形成された場合を想定する。ゲート電極のパターンにおける空乏層内の位置はソースと基板間の間に電位差がない場合における空乏層の幅で考慮した方が安全である。(図22)
P基板のMOSトランジスタでは高濃度のP型領域を、N基板のMOSトランジスタでは高濃度のN型領域を形成し、基板の電位の設定に使用する。(図32)
P基板のMOSトランジスタでは高濃度のN型領域を、N基板のMOSトランジスタでは高濃度のP型領域を基板上に形成し、配線・抵抗等に活用する。(図32)
(5)本発明のSBDをソース・ドレインに使用したMOSトランジスタ
本発明のNチャネルまたはPチャネルのMOSトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にPN接合を形成する。
基板がN型ならP型の領域を、基板がP型ならN型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にPN接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。(図34)ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりPN接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては安定した電気的特性が得られない場合、この部分をガードリングの形成により、安定したPN接合に置き変える。本発明のMOSトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が安定した電気的特性を確保する。
(6)請求項1から請求項5の技術を使用した半導体デバイス
前記の請求項1または請求項2または請求項3または請求項4または請求項5の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。(図1)(図35)(図36)
【符号の説明】
【0008】
1 N:N型半導体
2 P:P型半導体
3 N+:高濃度のN型半導体
4 P+:高濃度のP型半導体
5 N-:低濃度のN型半導体
6 P-:低濃度のP型半導体
7 Eg:半導体の価電子帯と伝導帯との間のエネルギー間隙の値
8 Vf:フェルミ・レベル
9 Tr:トランジスタ
10 SBD:ショットキー・バリア・ダイオード
11 E:エミッタ
12 B:ベース
13 C:コレクタ
14 S:ソース
15 D:ドレイン
16 G:ゲート
17 Nch:Nチャネル
18 Pch:Pチャネル
19 hFE:電流増幅率

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