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公開番号2022064364
公報種別公開特許公報(A)
公開日2022-04-26
出願番号2020172947
出願日2020-10-14
発明の名称半導体装置
出願人シャープ株式会社
代理人個人,個人
主分類G06F 11/22 20060101AFI20220419BHJP(計算;計数)
要約【課題】動作不良の解析精度を向上可能な半導体装置を提供する。
【解決手段】半導体装置は、第1プロセッサと、第1プロセッサと並列に動作可能な第2プロセッサと、不良解析回路とを備える。不良解析回路は、第1メモリと、半導体装置への電源投入時に動作を開始するタイマーと、半導体装置への電源投入に応答して実行される第1プロセス及び第2プロセスの開始情報を第1プロセッサ及び第2プロセッサからそれぞれ受信し、開始情報と、開始情報を受信した際におけるタイマーのカウント値に基づく情報とを、互いに対応付けて第1メモリに書き込む制御回路と、半導体装置の外部から第1メモリへのアクセスを可能とするインターフェース回路とを備える。
【選択図】図1
特許請求の範囲【請求項1】
第1プロセッサと、
前記第1プロセッサと並列に動作可能な第2プロセッサと、
不良解析回路と
を具備する半導体装置であって、前記不良解析回路は、
第1メモリと、
前記半導体装置への電源投入時に動作を開始するタイマーと、
前記半導体装置への電源投入に応答して実行される第1プロセス及び第2プロセスの開始情報を前記第1プロセッサ及び第2プロセッサからそれぞれ受信し、前記開始情報と、当該開始情報を受信した際における前記タイマーのカウント値に基づく情報とを、互いに対応付けて前記第1メモリに書き込む制御回路と、
前記半導体装置の外部から前記第1メモリへのアクセスを可能とするインターフェース回路と
を備える半導体装置。
続きを表示(約 1,000 文字)【請求項2】
前記制御回路は、前記第1プロセッサ及び前記第2プロセッサから、前記第1プロセスがコールされた旨の通知、または前記第2プロセスがコールされた旨の通知を、前記開始情報として受信し、
前記タイマーのカウント値に基づく情報は、前記半導体装置に電源が投入されてから、前記通知を受信するまでの経過時間に対応する、請求項1記載の半導体装置。
【請求項3】
前記開始情報は、前記コールされたプロセスのプロセス名と、当該プロセスに含まれるサブプロセスの番号とを含み、
前記制御回路は、前記プロセス名、前記サブプロセスの番号、及び前記経過時間を関連付けて、前記第1メモリに書き込む、請求項2記載の半導体装置。
【請求項4】
前記第1プロセス及び前記第2プロセスは、前記半導体装置の起動処理の少なくとも一部である、請求項1乃至3いずれか1項記載の半導体装置。
【請求項5】
前記制御回路は、前記起動処理に含まれるプロセスであっても、前記第1プロセッサまたは前記第2プロセッサから当該プロセスの開始情報を受信しない場合には、当該プロセスに関する情報を前記第1メモリに書き込まない、請求項4記載の半導体装置。
【請求項6】
前記起動処理は、前記半導体装置に電源が投入されてから、オペレーティングシステムが起動するまでに必要な処理である、請求項4または5記載の半導体装置。
【請求項7】
前記インターフェース回路は、前記半導体装置の起動が未完了である状態においても、前記外部とアクセス可能である、請求項1乃至6いずれか1項記載の半導体装置。
【請求項8】
前記半導体装置は、テレビ受像機を制御し、
前記起動処理は、前記テレビ受像機が映像をディスプレイに表示し、音声をスピーカから出力可能となるまでに必要な処理を含む、請求項4または5記載の半導体装置。
【請求項9】
EDIDを保持する第2メモリと、
前記第1メモリ及び前記第2メモリからデータを読み出し可能な読み出し回路と
を更に備え、
前記インターフェース回路には第1アドレスが割り当てられ、前記第2メモリには第2アドレスが割り当てられ、
前記読み出し回路は、DDC(Display Data Channel)を介して前記第1アドレスまたは前記第2アドレスを指定されることにより、前記第1メモリと前記第2メモリのいずれかからデータを読み出す、請求項8記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置に関する。
続きを表示(約 1,500 文字)【背景技術】
【0002】
SoC(System on Chip)の起動時において動作不良が発生した場合に備えて、いずれのプロセスにおいて不良が生じているのかを解析する技術が重要となっている。
【先行技術文献】
【特許文献】
【0003】
特開2009-211625号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1には、初期化処理を行なうプログラムの実行中に、タイムアウトが発生した処理番号を不揮発性メモリに保存する技術が開示されている。しかし、特許文献1記載の技術であると、複数のプロセッサが並列処理を行なう場合等に対応することが困難である。
【0005】
本発明の一形態は、動作不良の解析精度を向上可能な半導体装置を提供する。
【課題を解決するための手段】
【0006】
本発明の一形態の半導体装置は、第1プロセッサと、第1プロセッサと並列に動作可能な第2プロセッサと、不良解析回路とを備える。不良解析回路は、第1メモリと、半導体装置への電源投入時に動作を開始するタイマーと、半導体装置への電源投入に応答して実行される第1プロセス及び第2プロセスの開始情報を第1プロセッサ及び第2プロセッサからそれぞれ受信し、開始情報と、開始情報を受信した際におけるタイマーのカウント値に基づく情報とを、互いに対応付けて第1メモリに書き込む制御回路と、半導体装置の外部から第1メモリへのアクセスを可能とするインターフェース回路とを備える。
【図面の簡単な説明】
【0007】
第1実施形態に係る半導体装置のブロック図。
第1実施形態に係る半導体装置の動作を示すフローチャート。
第1実施形態に係る半導体装置の起動時における処理の流れを示すフローチャート。
第1実施形態に係る半導体装置の起動時において記録される情報の一例を示すダイアグラム。
第2実施形態に係る半導体装置の起動時における処理の流れを示すフローチャート。
第2実施形態に係る半導体装置の起動時において記録される情報の一例を示すダイアグラム。
第3実施形態に係るテレビシステム制御回路のブロック図。
第1乃至第3実施形態に係る半導体装置の起動時における動作の一例を示すフローチャート。
第1乃至第3実施形態の第1変形例に係る半導体装置の起動時において記録される情報の一例を示すダイアグラム。
第1乃至第3実施形態の第2変形例に係る半導体装置の備える不良解析回路のブロック図。
【発明を実施するための形態】
【0008】
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【0009】
(第1実施形態)
この発明の第1実施形態に係る半導体装置につき説明する。本実施形態は、複数のプロセッサを備えたSoC(System on Chip)の構成に関し、またSoCへの電源投入時における動作に関する。
【0010】
<構成について>
図1は、本実施形態に係るSoCのブロック図である。図示するようにSoC1は、複数のプロセッサ100(本例では4つのCPU100-1~100-4)、ROM200、RAM300、電源検出回路400、及び不良解析回路500を備えている。
(【0011】以降は省略されています)

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