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公開番号2022002345
公報種別公開特許公報(A)
公開日20220106
出願番号2021169125
出願日20211014
発明の名称半導体装置
出願人富士電機株式会社
代理人個人
主分類H01L 29/78 20060101AFI20211210BHJP(基本的電気素子)
要約【課題】低オン抵抗化、順方向特性劣化の抑制および逆回復損失の低減を実現することができる半導体装置を提供すること。
【解決手段】半導体基板10に複数の第1トレンチ7,31が設けられている。第1トレンチ7,31の底面は、第1p+型領域6aで覆われている。第1トレンチ7の内部にMOSゲートが埋め込まれ、トレンチゲート型MOSFET21の1つの単位セルが構成されている。第2トレンチ31の内部に埋め込まれた導電層32とn型電流拡散領域3とで形成されるショットキー接合33でトレンチ型SBD22の1つの単位セルが構成される。トレンチ型SBD22を埋め込んだ第2トレンチ31間に、MOSゲートを埋め込んだ第1トレンチ7が少なくとも2つ以上配置される。第1p+型領域6aは、第1トレンチ7と離して配置されている。
【選択図】図7
特許請求の範囲【請求項1】
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第1導電型の第1半導体層と、
前記第1半導体層の、前記半導体基板側に対して反対側に設けられた、シリコンよりもバンドギャップの広い半導体からなる第2導電型の第2半導体層と、
前記第2半導体層の内部に選択的に設けられた第1導電型の第1半導体領域と、
前記第1半導体領域および前記第2半導体層を貫通して前記第1半導体層に達する複数のトレンチと、
複数の前記トレンチのうちの一部の第1トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
複数の前記トレンチのうちの、前記第1トレンチ以外の第2トレンチの内部に設けられた導電層と、
前記第1半導体層の内部に、前記第2半導体層と離して選択的に設けられ、深さ方向に前記第1トレンチに対向する第2導電型の第2半導体領域と、
前記第1半導体層の内部に、前記第2半導体層と離して選択的に設けられ、前記第2トレンチの底面を覆う第2導電型の第3半導体領域と、
前記第2半導体層、前記第1半導体領域、前記第2半導体領域、前記第3半導体領域および前記導電層に電気的に接続された第1電極と、
前記半導体基板の裏面に設けられた第2電極と、
前記導電層と前記第1半導体層とのショットキー接合で構成されたショットキーバリアダイオードと、
を備え、
隣り合う前記第2トレンチの間に、前記第1トレンチが2つ以上配置され、
前記第2半導体領域は、前記第1トレンチと離して配置されていることを特徴とする半導体装置。
続きを表示(約 110 文字)【請求項2】
前記第1トレンチと前記第2半導体領域との間に、前記第2半導体領域と離して設けられ、前記第1トレンチの底面を覆う第2導電型の第4半導体領域をさらに備えることを特徴とする請求項1に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
この発明は、半導体装置に関する。
続きを表示(約 2,700 文字)【背景技術】
【0002】
従来、シリコン(Si)よりもバンドギャップの広い半導体(以下、ワイドバンドギャップ半導体とする)を用いたパワー半導体装置では、低オン抵抗化、順方向特性劣化の抑制および逆回復損失の低減が求められている。低オン抵抗化の実現については、例えば、縦型MOSFET(Metal Oxide Semiconductor Field Effect Transistor:絶縁ゲート型電界効果トランジスタ)においては、半導体チップのおもて面上に平板状にMOSゲートを設けたプレーナゲート構造に比べて構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。
【0003】
トレンチゲート構造は、半導体チップのおもて面に形成したトレンチ内にMOSゲートを埋め込んだMOSゲート構造であり、セルピッチ(単位セル(素子の構成単位)の繰り返し幅)の短縮により低オン抵抗化が可能である。順方向特性劣化の抑制および逆回復損失の低減については、MOSFETと同一の半導体基板(半導体チップ)にショットキーバリアダイオード(SBD:Schottky Barrier Diode)を内蔵することで実現可能である。同一の半導体基板にSBDを内蔵したMOSFETでは、半導体基板上に平板状に配置した導電層でSBDを構成した場合、MOSFETのセルピッチが大きくなってしまう。
【0004】
MOSFETのセルピッチが大きくなった場合、SBDを内蔵しないMOSFETと比べてオン抵抗が増加してしまう。このため、MOSFETと同一の半導体基板に、半導体基板のおもて面と直交する方向(縦方向)に延在するトレンチ型SBDを内蔵させることが提案されている。トレンチ型SBDを内蔵したMOSFETでは、半導体基板のおもて面に平行な方向(横方向)に延在する平板状のSBDを内蔵する場合に比べて、SBDの横方向の幅を低減させることができる。このため、MOSFETのセルピッチを3.2μm程度まで低減させても、オン抵抗を増加させずにSBDを内蔵することができる。
【0005】
同一の半導体基板にトレンチ型SBDを内蔵した従来のトレンチゲート型MOSFETについて、ワイドバンドギャップ半導体として炭化珪素(SiC)を用いた場合を例に説明する。図11は、従来の半導体装置の構造を示す断面図である。図12は、図11のトレンチを半導体基板のおもて面側から見たレイアウトを示す平面図である。図11に示すトレンチゲート型MOSFETは、炭化珪素基板110のおもて面側に、トレンチゲート型MOSFET121のMOSゲートを埋め込んだトレンチ(以下、ゲートトレンチとする)107と、トレンチ型SBD122を埋め込んだトレンチ131と、を備える。
【0006】
炭化珪素基板110は、炭化珪素からなるn
+
型出発基板101上にn
-
型ドリフト領域102およびp型ベース領域104となる各炭化珪素層を順にエピタキシャル成長させた炭化珪素エピタキシャル基板である。ゲートトレンチ107と、トレンチ型SBD122を埋め込んだトレンチ131と、は炭化珪素基板110のおもて面に平行な方向に交互に繰り返し配置されている(図12参照)。すなわち、トレンチゲート型MOSFET121の隣り合う単位セル間、すなわち隣り合うゲートトレンチ107間に、トレンチ型SBD122の1つの単位セルが内蔵されている。
【0007】
トレンチゲート型MOSFET121の単位セルは、1つのゲートトレンチ107内のMOSゲートと、当該MOSゲートを挟んで隣り合うメサ領域と、で構成される。メサ領域とは、炭化珪素基板110の、隣り合うゲートトレンチ107間に挟まれた部分(シリコン部)である。トレンチ型SBD122は、ゲートトレンチ107間のトレンチ131と、このトレンチ131の内部に埋め込まれた導電層132と、を備え、トレンチ131の側壁に沿って形成される導電層132とn型電流拡散領域103とのショットキー接合133で構成される。
【0008】
符号106は、各トレンチ107,131の底面をそれぞれ覆うp
+
型領域であり、図示省略する部分でソース電極112に電気的に接続されている。図12では、ゲートトレンチ107の内部に埋め込んだゲート電極109と、トレンチ131の内部に埋め込んだ導電層132と、を異なるハッチングで示す。また、図12では、トレンチ107,131のレイアウトを明確にするために、ゲート絶縁膜108およびメサ領域内の各部を図示省略する。符号105,111,113は、それぞれn
+
型ソース領域、層間絶縁膜およびドレイン電極である。
【0009】
同一の半導体基板にトレンチ型SBDを内蔵したトレンチゲート型MOSFETとして、均一なピッチでストライプ状のレイアウトに配置されたゲートトレンチ間(メサ領域)に、p型ベース領域を介してゲートトレンチと対向するトレンチを形成し、当該トレンチの底面に金属層とn型エピタキシャル層とのショットキー接合を形成した装置が提案されている(例えば、下記特許文献1(第0029,0039段落、図2)参照。)。下記特許文献1では、MOSFETのセルピッチを広げることなくゲートトレンチ間にトレンチ型SBDを内蔵することでMOSFETの面積の増大を防止し、MOSFETのオン抵抗の増加を防止している。
【0010】
また、同一の半導体基板にトレンチ型SBDを内蔵した別のトレンチゲート型MOSFETとして、ゲートトレンチ間(メサ領域)においてn
+
型ソース領域を貫通してn
-
型エピタキシャル層に達するV字状の断面形状のトレンチの底面付近に、導電層とn
-
型エピタキシャル層とのショットキー接合を形成した装置が提案されている(下記特許文献2(第0016,0026,0064段落、図1)参照。)。下記特許文献2では、トレンチの傾斜した側壁で導電層とn
+
型ソース領域との接触面積を大きくしてソースコンタクト抵抗(オン抵抗)を低減させ、当該トレンチ底面付近に導電層とn
-
型エピタキシャル層とのショットキー接合を形成している。
【先行技術文献】
【特許文献】
(【0011】以降は省略されています)

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