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公開番号2021177592
公報種別公開特許公報(A)
公開日20211111
出願番号2020082176
出願日20200507
発明の名称D級増幅器
出願人新日本無線株式会社
代理人特許業務法人酒井国際特許事務所
主分類H03F 3/217 20060101AFI20211015BHJP(基本電子回路)
要約【課題】高速なスイッチングを実現しつつ、貫通電流を抑制して可能な限り高速なスイッチングが行え、ひずみの少ない増幅信号出力が行える。
【解決手段】実施形態のD級増幅器は、高電位側電源に一端が接続された第1トランジスタと、第1トランジスタと低電位側電源との間に第1トランジスタに直列に接続され、第1トランジスタの駆動制御と相補的に駆動制御される第2トランジスタと、入力信号に基づいて第1トランジスタ及び前記第2トランジスタの駆動制御を行うとともに、前記第1トランジスタ及び第2トランジスタのうち、いずれか一方のセルフターンオン状態が検出されている場合に、第1トランジスタ及び前記第2トランジスタのうち、いずれか他方の信号遷移速度を制限する制限駆動回路と、を備える。
【選択図】図1
特許請求の範囲【請求項1】
高電位側電源に一端が接続された第1トランジスタと、
前記第1トランジスタと低電位側電源との間に前記第1トランジスタに直列に接続され、前記第1トランジスタの駆動制御と相補的に駆動制御される第2トランジスタと、
入力信号に基づいて前記第1トランジスタ及び前記第2トランジスタの駆動制御を行うとともに、前記第1トランジスタ及び前記第2トランジスタのうち、いずれか一方のセルフターンオン状態が検出されている場合に、前記第1トランジスタ及び前記第2トランジスタのうち、いずれか他方の信号遷移速度を制限する制限駆動回路と、
を備えたD級増幅器。
続きを表示(約 1,000 文字)【請求項2】
前記セルフターンオン状態を検出するセルフターンオン検出回路を備えた、
請求項1に記載のD級増幅器。
【請求項3】
前記セルフターンオン検出回路は、前記第1トランジスタのセルフターンオン状態を検出する第1検出回路と、
前記第2トランジスタのセルフターンオン状態を検出する第2検出回路と、
を備えた請求項2に記載のD級増幅器。
【請求項4】
前記制限駆動回路は、前記第1トランジスタの信号遷移速度を制限する第1制限回路と、
前記第1トランジスタを駆動する駆動信号を生成する第1駆動回路と、
前記第2トランジスタの信号遷移速度を制限する第2制限回路と、
前記第2トランジスタを駆動する駆動信号を生成する第2駆動回路と、
を備えた請求項1乃至請求項3のいずれか一項に記載のD級増幅器。
【請求項5】
前記第1トランジスタは、PチャネルDMOSトランジスタであり、
前記第2トランジスタは、NチャネルDMOSトランジスタであり、
前記第1駆動回路は、第1CMOSインバータ回路として構成され、
前記第1制限回路は、前記第1CMOSインバータ回路と、前記高電位側電源より低電位かつ前記低電位側電源より高電位の第1中間電位電源と、の間に直列に接続されたNチャネルMOSトランジスタとして構成され、
前記第2駆動回路は、第2CMOSインバータ回路として構成され、
前記第2制限回路は、前記第2CMOSインバータ回路と、前記高電位側電源より低電位かつ前記低電位側電源より高電位の第2中間電位電源との間に直列に接続されたNチャネルMOSトランジスタとして構成されている、
請求項4に記載のD級増幅器。
【請求項6】
前記セルフターンオン状態が検出されている場合に前記第1トランジスタあるいは前記第2トランジスタを定電流動作させるクランプ回路を備えた、
請求項1乃至請求項5のいずれか一項に記載のD級増幅器。
【請求項7】
前記クランプ回路は、前記第1トランジスタの前記セルフターンオン状態が検出されている場合に、前記第2トランジスタを定電流動作させる第1クランプ回路と、
前記第2トランジスタの前記セルフターンオン状態が検出されている場合に、前記第1トランジスタを定電流動作させる第2クランプ回路と、
を備えた請求項6に記載のD級増幅器。

発明の詳細な説明【技術分野】
【0001】
本開示は、D級増幅器に関する。
続きを表示(約 2,200 文字)【背景技術】
【0002】
ハーフブリッジ型またはブリッジ型のD級増幅器は、パワーMOSトランジスタを直列接続したプッシュプル型の出力段により構成されている。
従来、この出力段において、直列接続したパワーMOSトランジスタが同時にオンすることを防ぐために、デッドタイムを有する制御信号によりパワーMOSトランジスタを制御することが提案されていた。
しかしながら、デッドタイムを大きくするとLC型のロウパスフィルタを通したアナログ出力の歪率が悪化するという問題が生じるため、デッドタイムをできる限り小さくすることが望まれていた。
【先行技術文献】
【特許文献】
【0003】
特許第5596582号公報
米国特許第8188769号公報
特開2019−169912号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、高音質のD級増幅器を実現するためには、より理想的なPWM波形が必要とされるが、このためには、PWM信号の立ち上がりタイミングおよび立下がりタイミングを極力揃えてかつ高速に信号遷移を行わせる必要がある。
しかしながら、上記従来の技術においては、急峻な信号遷移が行われた場合に、オフ状態にあるべきパワーMOSトランジスタが出力端子容量からのフィードバックによってオン状態となるセルフターン現象により大きな貫通電流が流れてしまうという問題点があった。
【0005】
本技術は、このような状況に鑑みてなされたものであり、高速なスイッチングを実現しつつ、貫通電流を抑制して可能な限り高速なスイッチングが行え、ひずみの少ない増幅信号出力が可能なD級増幅器を提供することを目的としている。
【課題を解決するための手段】
【0006】
実施形態のD級増幅器は、高電位側電源に一端が接続された第1トランジスタと、第1トランジスタと低電位側電源との間に第1トランジスタに直列に接続され、第1トランジスタの駆動制御と相補的に駆動制御される第2トランジスタと、入力信号に基づいて第1トランジスタ及び前記第2トランジスタの駆動制御を行うとともに、前記第1トランジスタ及び第2トランジスタのうち、いずれか一方のセルフターンオン状態が検出されている場合に、第1トランジスタ及び前記第2トランジスタのうち、いずれか他方の信号遷移速度を制限する制限駆動回路と、を備える。
【図面の簡単な説明】
【0007】
図1は、実施形態の原理説明図である。
図2は、実施形態の概要動作説明図である。
図3は、第1実施形態のD級増幅器の回路例の説明図である。
図4は、第2実施形態のD級増幅器の回路例の説明図である。
図5は、第2実施形態の概要動作説明図である。
図6は、第1実施形態及び第2実施形態の効果の一例の説明図である。
【発明を実施するための形態】
【0008】
以下、図面を参照して、実施形態について詳細に説明する。
[1]原理説明
図1は、実施形態の原理説明図である。
実施形態のD級増幅器10は、高電位側電源VDDに一端が接続された第1トランジスタ11と、第1トランジスタ11と低電位側電源VSSとの間に第1トランジスタ11に直列に接続され、第1トランジスタ11の駆動制御と相補的に駆動制御される第2トランジスタ12と、高電位側信号源電源AVDDと低電位側信号源電源AVSSの間で遷移する入力信号Vinに対応する入力信号Vin1及び入力信号Vin2に基づいて第1トランジスタ11及び第2トランジスタ12の駆動制御を行うとともに、第1トランジスタ11及び第2トランジスタ12が同時にオン状態となっているセルフターンオン状態が検出されている場合に第1トランジスタ11及び第2トランジスタ12を流れる電流を制限する制限駆動回路13と、を備えている。
【0009】
さらにD級増幅器10は、第1トランジスタ11及び第2トランジスタ12の制御入力電圧に基づいて、セルフターンオン状態を検出するセルフターンオン検出回路14と、入力信号Vinに対する処理を行って制限駆動回路13に入力信号Vin1として出力する第1入力信号処理回路15と、入力信号Vinに対する処理を行って制限駆動回路13に入力信号Vin2として出力する第2入力信号処理回路16と、を備えている。
【0010】
上記構成において、制限駆動回路13は、第2トランジスタ12がオフ状態となるべき制御状態においてオン状態となってしまった場合に、第1トランジスタ11の遷移速度を制限し、第1トランジスタ11に高電位側電源VDDから流れ込む電流を制御する第1制限回路21と、第1トランジスタを駆動する駆動信号D1を生成する第1駆動回路22と、第1トランジスタ11がオフ状態となるべき制御状態においてオン状態となってしまった場合に、第2トランジスタ12の遷移速度を制限し、第2トランジスタ12から低電位側電源VSSに流れ込む電流を制御する第2制限回路23と、第2トランジスタ12を駆動する駆動信号D2を生成する第2駆動回路24と、を備えている。
(【0011】以降は省略されています)

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