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公開番号2021166424
公報種別公開特許公報(A)
公開日20211014
出願番号2020068227
出願日20200406
発明の名称保護リレー装置
出願人三菱電機株式会社
代理人特許業務法人深見特許事務所
主分類H02H 3/05 20060101AFI20210917BHJP(電力の発電,変換,配電)
要約【課題】ポイント・ツー・ポイント接続された3個以上のCPUを備えた保護リレー装置において、いずれかのCPU間で転送エラーが発生した場合に、代替処理または回復処理に速やかに移行する。
【解決手段】保護リレー装置10は、第1の中央処理装置11と第3の中央処理装置13との間をポイント・ツー・ポイント方式で接続する第1のシリアルバスPE1と、第2の中央処理装置12と第3の中央処理装置13との間をポイント・ツー・ポイント方式で接続する第2のシリアルバスPE2と、サイドバンド回路50とを備える。第1のシリアルバスPE1または第2のシリアルバスPE2において転送エラーが発生した場合には、転送エラーを検出した中央処理装置は、サイドバンド回路50にエラー発生情報を送信する。サイドバンド回路50は、エラー発生情報に応答して転送エラーに関係しない中央処理装置に割込みをかける。
【選択図】図1
特許請求の範囲【請求項1】
第1の中央処理装置、第2の中央処理装置、および第3の中央処理装置と、
前記第1の中央処理装置と前記第3の中央処理装置との間をポイント・ツー・ポイント方式で接続する第1のシリアルバスと、
前記第2の中央処理装置と前記第3の中央処理装置との間をポイント・ツー・ポイント方式で接続する第2のシリアルバスと、
前記第1の中央処理装置、前記第2の中央処理装置、および前記第3の中央処理装置に第1のサイドバンドバス、第2のサイドバンドバス、および第3のサイドバンドバスをそれぞれ介して接続されたサイドバンド回路とを備え、
前記第1の中央処理装置または前記第3の中央処理装置の少なくとも一方は、前記第1のシリアルバスにおける転送エラーを検出した場合に、前記第1のシリアルバスの転送エラーの発生に関係する第1のエラー発生情報を、前記第1のサイドバンドバスおよび前記第3のサイドバンドバスをそれぞれ介して前記サイドバンド回路に送信し、前記サイドバンド回路は、前記第1のエラー発生情報に応答して前記第2の中央処理装置に割込みをかけ、
前記第2の中央処理装置または前記第3の中央処理装置の少なくとも一方は、前記第2のシリアルバスにおける転送エラーを検出した場合に、前記第2のシリアルバスの転送エラーの発生に関係する第2のエラー発生情報を、前記第2のサイドバンドバスおよび前記第3のサイドバンドバスをそれぞれ介して前記サイドバンド回路に送信し、前記サイドバンド回路は、前記第2のエラー発生情報に応答して前記第1の中央処理装置に割込みをかける、保護リレー装置。
続きを表示(約 1,600 文字)【請求項2】
前記サイドバンド回路は、共有レジスタ群を含み、
前記第1の中央処理装置または前記第3の中央処理装置の少なくとも一方は、前記第1のシリアルバスにおける転送エラーを検出した場合に、前記共有レジスタ群に前記第1のエラー発生情報を書き込み、前記サイドバンド回路は、前記第1のエラー発生情報の書き込みに応答して前記第2の中央処理装置に割込みをかけ、割込みをかけられた前記第2の中央処理装置は、前記第2のサイドバンドバスを介して前記共有レジスタ群から前記第1のエラー発生情報を読み出し、
前記第2の中央処理装置または前記第3の中央処理装置の少なくとも一方は、前記第2のシリアルバスにおける転送エラーを検出した場合に、前記共有レジスタ群に前記第2のエラー発生情報を書き込み、前記サイドバンド回路は、前記第2のエラー発生情報の書き込みに応答して前記第1の中央処理装置に割込みをかけ、割込みをかけられた前記第1の中央処理装置は、前記第1のサイドバンドバスを介して前記共有レジスタ群から前記第2のエラー発生情報を読み出す、請求項1に記載の保護リレー装置。
【請求項3】
前記共有レジスタ群は、
前記第1の中央処理装置と第1の信号路を介して接続された第1の割込みレジスタと、
前記第2の中央処理装置と第2の信号路を介して接続された第2の割込みレジスタとを含み、
前記第1の中央処理装置は、前記第1のシリアルバスにおける転送エラーを検出した場合に、前記第2の割込みレジスタに値を書き込むことによって前記第2の信号路を介して前記第2の中央処理装置に割込み信号を送信し、
前記第2の中央処理装置は、前記第2のシリアルバスにおける転送エラーを検出した場合に、前記第1の割込みレジスタに値を書き込むことによって前記第1の信号路を介して前記第1の中央処理装置に割込み信号を送信する、請求項2に記載の保護リレー装置。
【請求項4】
前記保護リレー装置は、
電力系統の電気量の入力を受ける第1のアナログ入力回路と、
制御対象の電力機器に第1の制御信号を出力する第1のデジタル出力回路とをさらに備え、
前記第1のアナログ入力回路および前記第1のデジタル出力回路は、前記第1の中央処理装置に接続されているが、前記第2の中央処理装置に接続されておらず、
前記第1の中央処理装置は、前記第1のアナログ入力回路によって受けた前記電力系統の電気量に基づいて保護リレー演算を実行し、保護リレー演算の結果に基づいて前記第1の制御信号を出力する、請求項1〜3のいずれか1項に記載の保護リレー装置。
【請求項5】
前記保護リレー装置は、
前記電力系統の電気量の入力を受ける第2のアナログ入力回路と、
前記電力機器に第2の制御信号を出力する第2のデジタル出力回路とをさらに備え、
前記第2のアナログ入力回路および前記第2のデジタル出力回路は、前記第2の中央処理装置に接続されているが、前記第1の中央処理装置に接続されておらず、
前記第2の中央処理装置は、前記第2のアナログ入力回路によって受けた前記電力系統の電気量に基づいて保護リレー演算を実行し、保護リレー演算の結果に基づいて前記第2の制御信号を出力し、
前記電力機器には、前記第1の制御信号と前記第2の制御信号とが一致している場合に、最終的な制御信号が出力される、請求項4に記載の保護リレー装置。
【請求項6】
前記保護リレー装置は、ネットワークと接続するためのネットワークインタフェース回路をさらに備え、
前記第3の中央処理装置は、前記ネットワークインタフェース回路を介して上位装置に接続される、請求項1〜5のいずれか1項に記載の保護リレー装置。

発明の詳細な説明【技術分野】
【0001】
本開示は、保護リレー装置に関する。
続きを表示(約 6,200 文字)【背景技術】
【0002】
保護リレー装置では、誤動作および誤不動作を抑止するためにCPU(中央処理装置:Central Processing Unit)が2重化される場合がある。この場合、高稼働率を実現するために2個のCPU間での連係処理が求められる。
【0003】
たとえば、特開平10−289121号公報(特許文献1)に開示される2重化コンピュータシステムは、2台のパソコンと、これらパソコンと相互の通信を可能とする共有メモリと、I/O(Input and Output)装置と、切替手段とを備える。切替手段は、I/O装置に対するアクセス権を排他的に1台のパソコンに付与する。2重化コンピュータシステムは、共有メモリを介して各パソコンでのデータの共有化および同一処理を図るように構成される。
【先行技術文献】
【特許文献】
【0004】
特開平10−289121号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本開示は、3個以上のCPUを備えた保護リレー装置に関する。3個以上のCPUを接続する際に、かつてはこれらのCPUを同一のパラレルバス(たとえば、PCI:Peripheral Component Interconnect)で接続するマルチ・ドロップ接続方式が一般的であった。この接続方式では、データ転送に関与しないCPUであっても、バス信号を監視することによって他CPU間で転送エラーが発生したことを検知できる。さらに、転送エラーに関与しないCPUは、パラレルバスを介して、エラー履歴を記録するエラーレジスタを参照できるため、エラー種別、エラーが発生したアドレスなどエラーに関する詳細情報を確認できる。したがって、通信エラーが生じた後に、転送エラーに関与しないCPUが処理を代替して稼働を継続する代替処理またはエラーを回復する回復処理に速やかに移行できる。
【0006】
一方、近年では高速シリアルバス(たとえば、PCI Express)を用いたポイント・ツー・ポイント接続方式が主流になっている。ポイント・ツー・ポイント接続のため、データ転送に関与しないCPUは、他CPU間で発生した転送エラーを検知できない。したがって、通信エラーが生じた場合に、代替処理または回復処理に速やかに移行できないという問題がある。
【0007】
本開示は、上記の問題点を考慮してなされたものである。本開示の目的は、ポイント・ツー・ポイント接続方式のシリアルバスを用いてデータ転送を行う3個以上のCPUを備えた保護リレー装置において、いずれかのCPU間で転送エラーが発生した場合に、代替処理または回復処理に速やかに移行可能にすることである。
【課題を解決するための手段】
【0008】
一実施形態の保護リレー装置は、第1の中央処理装置、第2の中央処理装置、および第3の中央処理装置と、第1の中央処理装置と第3の中央処理装置との間をポイント・ツー・ポイント方式で接続する第1のシリアルバスと、第2の中央処理装置と第3の中央処理装置との間をポイント・ツー・ポイント方式で接続する第2のシリアルバスと、第1の中央処理装置、第2の中央処理装置、および第3の中央処理装置と、第1のサイドバンドバス、第2のサイドバンドバス、および第3のサイドバンドバスをそれぞれ介して接続されたサイドバンド回路とを備える。第1の中央処理装置または第3の中央処理装置の少なくとも一方は、第1のシリアルバスにおける転送エラーを検出した場合に、第1のシリアルバスの転送エラーの発生に関係する第1のエラー発生情報を、第1のサイドバンドバスおよび第3のサイドバンドバスをそれぞれ介してサイドバンド回路に送信する。サイドバンド回路は、第1のエラー発生情報に応答して第2の中央処理装置に割込みをかける。第2の中央処理装置または第3の中央処理装置の少なくとも一方は、第2のシリアルバスにおける転送エラーを検出した場合に、第2のシリアルバスの転送エラーの発生に関係する第2のエラー発生情報を、第2のサイドバンドバスおよび第3のサイドバンドバスをそれぞれ介してサイドバンド回路に送信する。サイドバンド回路は、第2のエラー発生情報に応答して第1の中央処理装置に割込みをかける。
【発明の効果】
【0009】
上記の実施形態によれば、第1の中央処理装置、第2の中央処理装置、および第3の中央処理装置に接続されたサイドバンド回路にエラー発生情報を送信することによって、いずれかのCPU間で転送エラーが発生した場合に、代替処理または回復処理に速やかに移行できる。
【図面の簡単な説明】
【0010】
実施の形態1の保護リレー装置の全体構成の一例を示すブロック図である。
図1のサイドバンド回路の構成例を示すブロック図である。
図2の共有レジスタ群の詳細な構成例を示すブロック図である(第1の高速シリアルバスPE1で転送エラーを検出した場合)。
第1のCPU11が第1の高速シリアルバスPE1で転送エラーを検出した場合の動作を示すフローチャートである。
第3のCPU13が第1の高速シリアルバスPE1で転送エラーを検出した場合の動作を示すフローチャートである。
図2の共有レジスタ群の詳細な構成例を示すブロック図である(第2の高速シリアルバスPE2で転送エラーを検出した場合)。
第2のCPU12が第2の高速シリアルバスPE2で転送エラーを検出した場合の動作を示すフローチャートである。
第3のCPU13が第2の高速シリアルバスPE2で転送エラーを検出した場合の動作を示すフローチャートである。
図1の保護リレー装置の変形例を示すブロック図である。
【発明を実施するための形態】
【0011】
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
【0012】
実施の形態1.
[保護リレー装置の全体構成]
図1は、実施の形態1の保護リレー装置の全体構成の一例を示すブロック図である。図1の保護リレー装置10は、3個のCPU11,12,13を備える。
【0013】
第1のCPU_1(11)および第2のCPU_2(12)は、独立して2重系を構成する。具体的に、CPU11およびCPU12は、送電線および母線などの電力系統の複数箇所で収集された電気量(電圧値または電流値をいう)に基づいて、保護リレー演算を実行する。たとえば、CPU11およびCPU12は、互いに異なるアルゴリズムに基づいて保護リレー演算を実行する。CPU11およびCPU12は、保護リレー演算の結果に基づいて電力機器を保護するための制御信号を出力する。
【0014】
第3のCPU_3(13)は、ネットワーク通信処理および画面表示処理などを行うためのCPUであり、CPU11およびCPU12によって共用される。
【0015】
より詳細には、保護リレー装置10は、I/Oバス22,32と、アナログ入力回路23,33と、デジタル入力回路24,34と、デジタル出力回路25,35と、ネットワークインタフェース回路14と、高速シリアルバスPE1,PE2とをさらに含む。デジタル出力回路25,35は、照合回路16に接続される。
【0016】
図1に示すように、CPU11は、データ転送のためのパラレルバスであるI/Oバス22を介して、メモリ21、アナログ入力回路23、デジタル入力回路24、およびデジタル出力回路25と接続される。CPU12は、I/Oバス32を介して、メモリ31、アナログ入力回路33、デジタル入力回路34、およびデジタル出力回路35と接続される。CPU11はI/Oバス32に接続されておらず、CPU12はI/Oバス22に接続されていない。
【0017】
メモリ21,31は、DRAM(Dynamic Random Access Memory)などの揮発性メモリと、フラッシュメモリなどの不揮発性メモリとを含む。メモリ21,31は、それぞれCPU11,CPU12の主記憶として用いられるとともに、CPU11,12をそれぞれ動作させるためのプログラムならびにデータ等を記憶する記憶媒体として用いられる。
【0018】
アナログ入力回路23,33は、電力系統の電気量(電流および電圧)の検出値を受信し、受信した電気量の検出値をA/D(Analog to Digital)変換することによって、電気量の検出データを生成する。生成された検出データは、I/Oバス22,32をそれぞれ介して対応のCPU11もしくは12または対応のメモリ21もしくは31に転送される。
【0019】
デジタル入力回路24,34は、保護対象の電力機器の状態信号などを受信する。受信した状態信号は、I/Oバス22,32をそれぞれ介して対応のCPU11もしくは12または対応のメモリ21もしくは31に転送される。
【0020】
デジタル出力回路25,35は、それぞれCPU11,12の指令に従って、保護リレー装置10自身の状態信号、および保護リレー演算に基づいて生成された電力機器の制御信号などを出力する。
【0021】
照合回路16は、1系のCPU11からデジタル出力回路25を介して出力された電力機器の制御信号と、2系のCPU12からデジタル出力回路35を介して出力された電力機器の制御信号とを受信する。照合回路16は、両系のCPU11,CPU12から出力された制御信号が一致しているか否かを判定し、制御信号が一致している場合に当該制御信号を保護対象の電力機器に出力する。照合回路16は、図1に示されているように保護リレー装置10の外部に配置してもよいし、保護リレー装置10の内部に搭載されていてもよい。
【0022】
ネットワーク通信処理および画面表示処理などを行う共通のCPU13は、ネットワークインタフェース回路14を介して、サーバまたは表示端末などの上位装置と接続される。CPU13は、さらに、CPU11との間でデータ転送を行うために、第1の高速シリアルバスPE1を介してポイント・ツー・ポイント方式でCPU11に接続される。また、CPU13は、CPU12との間でデータ転送を行うために、第2の高速シリアルバスPE2を介してポイント・ツー・ポイント方式でCPU12に接続される。本実施の形態において、高速シリアルバスPE1,PE2は、PCI Expressバスである。
【0023】
高速シリアルバスPE1,PE2のいずれかにおいて転送エラーが発生した場合には、ポイント・ツー・ポイント接続のためにバス通信に関与していないCPUは転送エラーの発生を直接的に検知できない。そこで、転送エラー情報を共有するために、保護リレー装置10は、サイドバンド回路50と、サイドバンドバスSB1,SB2,SB3と、エラー通知信号の伝送用の信号路SP1,SP2とをさらに含む。
【0024】
図1に示すように、CPU11は、第1のサイドバンドバスSB1および信号路SP1を介してサイドバンド回路50に接続される。CPU12は、第2のサイドバンドバスSB2および信号路SP2を介してサイドバンド回路50に接続される。CPU13は、第3のサイドバンドバスSB3を介してサイドバンド回路50に接続される。
【0025】
サイドバンドバスSB1〜SB3は、高速シリアルバスPE1,PE2よりもデータ転送レートが低いため、ノイズの影響を受けにくい。サイドバンドバスSB1〜SB3の各々は、たとえばパラレルバスである。
【0026】
CPU11およびCPU13は、高速シリアルバスPE1において転送エラーを検出したときに、サイドバンドバスSB1およびサイドバンドバスSB3をそれぞれ介して転送エラーの発生に関する情報(以下、「エラー発生情報」と称する)をサイドバンド回路50に送信する。サイドバンド回路50は、CPU11またはCPU13の少なくとも一方から受信した高速シリアルバスPE1のエラー発生情報に応答して、信号路SP2を介してCPU12にエラー通知信号を送信することによってCPU12に割込みをかける。このエラー通知信号に応答して、CPU12は、高速シリアルバスPE1のエラーを回復する回復処理を実行できる。
【0027】
同様に、CPU12およびCPU13は、高速シリアルバスPE2において転送エラーを検出したときに、サイドバンドバスSB2およびサイドバンドバスSB3をそれぞれ介して高速シリアルバスPE2のエラー発生情報をサイドバンド回路50に送信する。サイドバンド回路50は、CPU12またはCPU13の少なくとも一方から受信した高速シリアルバスPE2のエラー発生情報に応答して、信号路SP1を介してCPU11にエラー通知信号を送信することによってCPU11に割込みをかける。このエラー通知信号に応答して、CPU11は、高速シリアルバスPE2のエラーを回復する回復処理を実行できる。以下、サイドバンド回路50の詳細な構成例とその動作を、図2を参照してさらに説明する。
【0028】
[サイドバンド回路の構成および動作]
図2は、図1のサイドバンド回路の構成例を示すブロック図である。図2を参照して、サイドバンド回路50は、エラー情報の通知用の共有レジスタ群51と、割込み回路52,53と、バスI/F(Interface)54〜56とを含む。
【0029】
共有レジスタ群51は、バスI/F54を介してサイドバンドバスSB1と接続され、バスI/F55を介してサイドバンドバスSB2と接続され、バスI/F56を介してサイドバンドバスSB3と接続される。これにより、CPU11〜13は、共有レジスタ群51にアクセス可能である。
【0030】
割込み回路52は、CPU12,13からの共有レジスタ群51への書き込みに応答して、CPU11へエラー通知信号を送信することによりCPU11に割込みをかける。同様に、割込み回路53は、CPU11,13からの共有レジスタ群51への書き込みに応答して、CPU12へエラー通知信号を送信することによりCPU12に割込みをかける。
(【0031】以降は省略されています)

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