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公開番号2021150818
公報種別公開特許公報(A)
公開日20210927
出願番号2020049087
出願日20200319
発明の名称駆動回路
出願人日本電産株式会社
代理人グローバル・アイピー東京特許業務法人
主分類H03K 17/16 20060101AFI20210830BHJP(基本電子回路)
要約【課題】ハイサイドスイッチとローサイドスイッチを含む駆動回路において、デッドタイム期間を短くし、かつ実質的な損失低減を可能とする。
【解決手段】一実施形態に係る駆動回路は、第1制御信号に基づいて制御されるローサイドスイッチのローサイド側ダイオードがオンしたことを検出するローサイド側検出回路と、第2制御信号に基づいて制御されるハイサイドスイッチのハイサイド側ダイオードがオンしたことを検出するハイサイド側検出回路と、ローサイド側ダイオードがオンした場合にローサイドスイッチをオンさせるように第1制御信号のタイミングを変化させ、ハイサイド側ダイオードがオンしたことを検出した場合にハイサイドスイッチをオンさせるように第2制御信号のタイミングを変化させる制御回路と、を備える。
【選択図】図6
特許請求の範囲【請求項1】
基準電位である第1ノードと出力電位となる第2ノードとの間に設けられ,第1制御信号に基づいて制御されるローサイドスイッチと、
前記第2ノードと電源電位である第3ノードとの間に設けられ、第2制御信号に基づいて制御されるハイサイドスイッチと、
前記第1ノードと前記第2ノードの間において、前記第1ノードから前記第2ノードに向けて順方向となるように接続されたダイオード、又は、前記第1ノードから前記第2ノードに向けて順方向となる前記ローサイドスイッチの寄生ダイオードであるローサイド側ダイオードと、
前記第2ノードと前記第3ノードの間において、前記第2ノードから前記第3ノードに向けて順方向となるように接続されたダイオード、又は、前記第2ノードから前記第3ノードに向けて順方向となる前記ハイサイドスイッチの寄生ダイオードであるハイサイド側ダイオードと、
前記第1制御信号に基づいて前記ローサイドスイッチの制御端子を駆動する第1駆動回路と、
前記第2制御信号に基づいて前記ハイサイドスイッチの制御端子を駆動する第2駆動回路と、
前記ローサイド側ダイオードのアノードとカソードの間の電圧に基づいて前記ローサイド側ダイオードがオンしたことを検出するローサイド側検出回路と、
前記ハイサイド側ダイオードのアノードとカソードの間の電圧に基づいて前記ハイサイド側ダイオードがオンしたことを検出するハイサイド側検出回路と、
前記ローサイド側ダイオードがオンしたことを検出した場合に前記ローサイドスイッチをオンさせるように前記第1制御信号のタイミングを変化させ、前記ハイサイド側ダイオードがオンしたことを検出した場合に前記ハイサイドスイッチをオンさせるように前記第2制御信号のタイミングを変化させる制御回路と、
を備えた駆動回路。
続きを表示(約 1,600 文字)【請求項2】
前記ハイサイド側検出回路は、
一端が前記ハイサイド側ダイオードのアノードに接続された第1抵抗と、
一端が前記ハイサイド側ダイオードのカソードに接続された第2抵抗と、
前記第1抵抗および前記第2抵抗の他端に各々接続され、前記第1抵抗および前記第2抵抗に同一の電流を流す定電流源回路と、
比較器と、
前記第1抵抗および前記第2抵抗の他端に接続され、前記第1抵抗および前記第2抵抗により電圧降下された後の電位に基づいて、前記比較器の入力端子に対して信号を入力するための入力回路と、を有する、
請求項1に記載された駆動回路。
【請求項3】
前記ハイサイド側検出回路は、
正電源端子が前記第3ノードに接続された比較器と、
前記比較器の正電源端子と負電源端子の間に所定の電圧を供給する電圧源回路と、
アノードが前記ハイサイド側ダイオードのアノードに接続され、カソードが前記比較器の第1入力端子に接続された第1ダイオードと、
前記比較器の第1入力端子に対して、前記比較器の正電源端子と負電源端子の間の所定の電位の信号を入力する第1入力回路と、
前記比較器の第2入力端子に対して、前記比較器の正電源端子と負電源端子の間の所定の電位の信号を入力する第2入力回路と、
前記比較器の出力信号をレベル変換するレベルシフト回路と、を有する、
請求項1に記載された駆動回路。
【請求項4】
前記ローサイド側検出回路は、
カソードが前記第2ノードに接続される第2ダイオードと、
第1入力端子に所定の参照電位が入力され、第2入力端子が前記第2ダイオードのアノードに接続される比較器と、を有する、
請求項1に記載された駆動回路。
【請求項5】
前記電圧源回路は、
カソードが前記比較器の正電源端子に接続され、アノードが前記比較器の負電源端子に接続されたツェナーダイオードと、
前記ツェナーダイオードのアノードと前記基準電位との間に接続された抵抗と、を有する、
請求項3に記載された駆動回路。
【請求項6】
前記レベルシフト回路は、
ゲートに前記比較器の出力信号が入力され、ソースが前記第3ノードに接続された第1PMOSトランジスタと、
ゲートに前記比較器の出力信号の反転信号が入力され、ソースが前記第3ノードに接続された第2PMOSトランジスタと、
ソースが前記第1ノードに接続され、ドレインが前記第1PMOSトランジスタのドレインに接続され、ゲートが前記第2PMOSトランジスタのドレインに接続された第1NMOSトランジスタと、
ソースが前記第1ノードに接続され、ドレインが前記第2PMOSトランジスタのドレインに接続され、ゲートが前記第1PMOSトランジスタのドレインに接続された第2NMOSトランジスタと、を有する、
請求項3に記載された駆動回路。
【請求項7】
前記制御回路は、
前記ローサイド側ダイオードがオンしたことが検出されたタイミングで信号レベルが切り替わり、前記第1制御信号の信号レベルが切り替わるタイミングで信号レベルが切り替わる第1パルスを生成する第1パルス生成回路と、
前記第1パルスと前記第1制御信号との論理和を出力する第1論理回路と、
前記ハイサイド側ダイオードがオンしたことが検出されたタイミングで信号レベルが切り替わり、前記第2制御信号の信号レベルが切り替わるタイミングで信号レベルが切り替わる第2パルスを生成する第2パルス生成回路と、
前記第2パルスと前記第2制御信号との論理和を出力する第2論理回路と、を有する、
請求項1に記載された駆動回路。

発明の詳細な説明【技術分野】
【0001】
本発明は、駆動回路に関する。
続きを表示(約 11,000 文字)【背景技術】
【0002】
同期整流を利用したインバータ装置では、上下アームの短絡防止のため、ハイサイドスイッチとローサイドスイッチを同時にオフさせるデッドタイム期間を設けている。例えばハイサイドスイッチとローサイドスイッチとしてパワーMOSトランジスタを使用する場合、ゲート電圧用の制御信号は、上下アームのパワーMOSトランジスタが同時にオンしないように生成される。通常、デッドタイム期間は、上下アームが確実にオフするように、ばらつき、温度変動、電源変動を考慮して、十分なマージンを見込んで設定される。
デッドタイム期間ではパワーMOSトランジスタの還流ダイオードに電流が流れ、損失が発生するため、デッドタイム期間を極力短くすることが提案されている(例えば特許文献1)。特許文献1では、デッドタイムを短くするために、下アームの主スイッチング素子のドレインとソースの間の電圧を分圧する2つの抵抗を設け、その2つの抵抗の中点の電圧を検出部が検出し、検出された電圧に基づいて還流ダイオードの電流の有無を判定する。
【先行技術文献】
【特許文献】
【0003】
特許第6418350号
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、特許文献1に記載された構成では、検出部の抵抗に大電流が流れるために損失が大きいことから、デッドタイム期間を短くしても実質的な損失低減となっていない。また、特許文献1には、負電圧を判定する判定部の具体的な例が開示されていない。さらに、上アームは、下アームと比較して電位基準が異なるため、下アーム用の検出部と同一の回路を適用することができないが、特許文献1には上アーム用の検出部の構成は何ら開示がない。
【0005】
そこで、本発明は、ハイサイドスイッチとローサイドスイッチを含む駆動回路において、デッドタイム期間を短くし、かつ実質的な損失低減を可能とすることを目的とする。
【課題を解決するための手段】
【0006】
本願の例示的な第1発明は、基準電位である第1ノードと出力電位となる第2ノードとの間に設けられ,第1制御信号に基づいて制御されるローサイドスイッチと、前記第2ノードと電源電位である第3ノードとの間に設けられ、第2制御信号に基づいて制御されるハイサイドスイッチと、前記第1ノードと前記第2ノードの間において、前記第1ノードから前記第2ノードに向けて順方向となるように接続されたダイオード、又は、前記第1ノードから前記第2ノードに向けて順方向となる前記ローサイドスイッチの寄生ダイオードであるローサイド側ダイオードと、前記第2ノードと前記第3ノードの間において、前記第2ノードから前記第3ノードに向けて順方向となるように接続されたダイオード、又は、前記第2ノードから前記第3ノードに向けて順方向となる前記ハイサイドスイッチの寄生ダイオードであるハイサイド側ダイオードと、前記第1制御信号に基づいて前記ローサイドスイッチの制御端子を駆動する第1駆動回路と、前記第2制御信号に基づいて前記ハイサイドスイッチの制御端子を駆動する第2駆動回路と、前記ローサイド側ダイオードのアノードとカソードの間の電圧に基づいて前記ローサイド側ダイオードがオンしたことを検出するローサイド側検出回路と、前記ハイサイド側ダイオードのアノードとカソードの間の電圧に基づいて前記ハイサイド側ダイオードがオンしたことを検出するハイサイド側検出回路と、前記ローサイド側ダイオードがオンしたことを検出した場合に前記ローサイドスイッチをオンさせるように前記第1制御信号のタイミングを変化させ、前記ハイサイド側ダイオードがオンしたことを検出した場合に前記ハイサイドスイッチをオンさせるように前記第2制御信号のタイミングを変化させる制御回路と、を備えた駆動回路である。
【発明の効果】
【0007】
本発明によれば、ハイサイドスイッチとローサイドスイッチを含む駆動回路において、デッドタイム期間を短くし、かつ実質的に損失を低減することが可能となる。
【図面の簡単な説明】
【0008】
第1の実施形態のモータ駆動システムのシステム構成を示す図である。
CPUから各相の駆動部に与えられる制御信号のタイミングチャートの一例である。
第1の実施形態において、タイミング制御回路の回路構成と駆動部のレベルシフト部を例示する図である。
ローサイド側用レベルシフタの例示的な回路図である。
ハイサイド側用レベルシフタの例示的な回路図である。
第1の実施形態において、ハイサイド側検出回路を含む駆動部の回路図である。
第1の実施形態において、駆動部のローサイド側検出回路の回路図である。
第1の実施形態の駆動回路の動作例を示すタイミングチャートである。
図8のA部を拡大して示すタイミングチャートである。
第1の実施形態の駆動回路の動作例を示すタイミングチャートである。
図10のB部を拡大して示すタイミングチャートである。
第2の実施形態において、ハイサイド側検出回路を含む駆動部の回路図である。
第2の実施形態において、駆動部のローサイド側検出回路の回路図である。
第2の実施形態の駆動回路の動作例を示すタイミングチャートである。
第2の実施形態のタイミング制御回路の動作例を示すタイミングチャートである。
第2の実施形態の駆動回路の動作例を示すタイミングチャートである。
第2の実施形態のタイミング制御回路の動作例を示すタイミングチャートである。
【0009】
以下、本発明の駆動回路の一実施形態を含むモータ駆動システムについて説明する。
【0010】
(1)第1の実施形態
(1−1)システム構成
以下、本実施形態のモータ駆動システム1について図面を参照して説明する。
図1は、実施形態のモータ駆動システム1のシステム構成を示す図である。モータ駆動システム1は、インバータ装置2、降圧電源回路3、CPU(Central Processing Unit)5、および、3相交流モータMを備える。
インバータ装置2は、3相電圧生成部10および駆動回路部20を備え、3相交流電力を発生させて3相交流モータMに供給する。3相交流モータMには、回転子の位置を検出する相ごとのホールセンサ100が取り付けられている。
【0011】
以下の説明において、回路内のノードまたは端子の電圧は、グランド電位GND(以下の説明では、適宜「GND電位」と表記する。)を基準とした電位を意味している。例えば、インバータ装置2の電源電位はVM(例えば、+48V;第3ノードの電位の一例)であるが、GND電位は0Vとみなしてよいため、適宜、「電源電圧VM」ともいう。
降圧電源回路3は、電源電圧VM(例えば、+48V)をCPU5が動作するのに必要となる所定の電圧(本実施形態の例では、+3.3V)まで低下させてCPU5に供給する。
CPU5は、駆動回路部20に対して、振幅が3.3Vのパルス信号を供給する。このとき、CPU5から供給されるパルス信号は、駆動回路部20の各駆動部21u,21v,21wに供給される前に、タイミング制御回路(TM)31u,31v,31wによってタイミングが変化させられる。
駆動回路部20は、CPU5から供給され、かつタイミングが変化されられたパルス信号を、3相電圧生成部10内のMOSトランジスタを動作可能となる信号レベルに変換する。なお、以下の説明において、駆動部21u,21v,21wに共通する事項について言及するときには適宜「駆動部21」と表記する。タイミング制御回路31u,31v,31wに共通する事項について言及するときには適宜「タイミング制御回路31」と表記する。
図1では、駆動部21u,21v,21wがそれぞれ、ノードN1u,N1v,N1w(以下、適宜総称して「ノードN1」と表記する。)に対応しており、それぞれ駆動回路の出力端子(第2ノードの一例)に相当する。
【0012】
(1−2)インバータ装置2の構成
以下、インバータ装置2の構成を詳細に説明する。
図1に示すように、インバータ装置2の3相電圧生成部10は、ローサイドスイッチとしてのNMOSトランジスタM1u,M1v,M1w、および、ハイサイドスイッチとしてのNMOSトランジスタM2u,M2v,M2wを備える。
【0013】
本実施形態では、NMOSトランジスタM2uとNMOSトランジスタM1uは、3相交流モータMに供給される3相交流電力のU相に対して設けられる。NMOSトランジスタM2uとNMOSトランジスタM1uとがスイッチング動作を行うことによりU相の出力電圧であるU相電圧Vuが生成される。
同様に、NMOSトランジスタM2vとNMOSトランジスタM1vは、3相交流モータMに供給される3相交流電力のV相に対して設けられる。NMOSトランジスタM2vとNMOSトランジスタM1vとがスイッチング動作を行うことによりV相の出力電圧であるV相電圧Vvが生成される。NMOSトランジスタM2wとNMOSトランジスタM1wは、3相交流モータMに供給される3相交流電力のW相に対して設けられる。NMOSトランジスタM2wとNMOSトランジスタM1wとがスイッチング動作を行うことによりW相の出力電圧であるW相電圧Vwが生成される。
【0014】
NMOSトランジスタM1u,M1v,M1wのソースは、グランド電位GND(第1ノードでの電位である基準電位の一例)に設定されている。NMOSトランジスタM2u,M2v,M2wのドレインは、インバータ装置2の電源電圧VMに接続されている。
なお、以下の説明において、NMOSトランジスタM1u,M1v,M1wに対して共通する事項について言及するときには「NMOSトランジスタM1」と表記する。同様に、NMOSトランジスタM2u,M2v,M2wに対して共通する事項について言及するときには「NMOSトランジスタM2」と表記する。
【0015】
U相のNMOSトランジスタM1uのドレインとNMOSトランジスタM2uのソース(ノードN1u)は、3相交流モータMのU相の巻線(図示せず)の一端に接続される。同様に、V相のNMOSトランジスタM1vのドレインとNMOSトランジスタM2vのソース(ノードN1v)は、3相交流モータMのV相の巻線(図示せず)の一端に接続され、W相のNMOSトランジスタM1wのドレインとNMOSトランジスタM2wのソース(ノードN1w)は、3相交流モータMのW相の巻線(図示せず)の一端に接続される。
【0016】
CPU5は、3相交流モータMの回転子の位置を検出するホールセンサ100の各相の検出値を示す信号Hu,Hv,Hwに基づいて、駆動回路部20の駆動部21u,21v,21wに供給するパルス信号のデューティ比を決定する。なお、信号Hu,Hv,Hwは、順に120度ずつ位相差がある正弦波または矩形波信号である。CPU5は、決定したデューティ比のパルス信号をタイミング制御回路31u,31v,31wに供給する。
タイミング制御回路31u,31v,31wは、CPU5から供給されるパルス信号のタイミングを変化させて駆動回路部20の駆動部21u,21v,21wに供給する。各駆動部に供給されるパルス信号の振幅は、CPU5の動作電圧と同一の3.3Vである。
【0017】
駆動回路部20の各駆動部は、対応するタイミング制御回路31によってタイミング変化させられたパルス信号をレベル変換し、パルス信号(駆動信号)を3相電圧生成部10のハイサイド側のNMOSトランジスタのゲートとローサイド側のNMOSトランジスタのゲートに入力する。駆動部21uは、U相のNMOSトランジスタM1uおよびNMOSトランジスタM2uの各ゲートに対してレベル変換したパルス信号(駆動信号)を入力する。駆動部21vは、V相のNMOSトランジスタM1vおよびNMOSトランジスタM2vの各ゲートに対してレベル変換したパルス信号(駆動信号)を入力する。駆動部21wは、W相のNMOSトランジスタM1wおよびNMOSトランジスタM2wの各ゲートに対してレベル変換したパルス信号(駆動信号)を入力する。
【0018】
駆動部21u,21v,21wによってレベル変換されたパルス信号(駆動信号)によって、ローサイドスイッチであるNMOSトランジスタM1u,M1v,M1wおよびハイサイドスイッチであるNMOSトランジスタM2u,M2v,M2wの動作が制御される。
本実施形態のモータ駆動システム1では、ハイサイドスイッチとしてNMOSトランジスタを使用し、各駆動部ではブートストラップ回路を備えているが、その限りではなく、ハイサイドスイッチとしてPMOSトランジスタを適用してもよい。
【0019】
図2は、CPU5から各相の駆動部に与えられる制御信号のタイミングチャートの一例を示している。この例では、各相のハイサイド(HS)通電期間とローサイド(LS)通電期間が所定の位相差をもって順に発生する場合が示される。図2に示す例では、PWM(Pulse Width Modulation)制御による120度通電方式の各相の通電期間を示している。各相の上下アームのいずれか一方の通電期間では、他方のアームが相補的にスイッチングしている期間となる。上下アームが同時にオンすることを避けるため、上下アームを駆動するパルス信号の間にデッドタイムが挿入される。
図2では、U相の入力信号VinHu,VinLu、V相の入力信号VinHv,VinLv、W相の入力信号VinHw,VinLwを示している。なお、後の説明では、各相の入力信号VinHu,VinHv,VinHwを総称して「VinH」と表記し、各相の入力信号VinLu,VinLv,VinLwを総称して「VinL」と表記する。
【0020】
(1−3)駆動回路部20の構成
以下、駆動回路部20の各相に対応する駆動部21およびタイミング制御回路31の構成について、図3〜図7を参照して詳しく説明する。
【0021】
図3は、本実施形態において、タイミング制御回路31の回路構成と駆動部21のレベルシフト部210を例示する図である。図3において、CPU5から入力信号VinL(第1制御信号の一例),VinH(第2制御信号の一例)がタイミング制御回路31に入力される。タイミング制御回路31の詳細については、後述する。
タイミング制御回路31は、CPU5からの入力信号VinL,VinHのタイミングをそれぞれ変化させた信号VgsL,VgsHを、駆動部21のレベルシフト部210に送出する。信号VgsL,VgsHは、入力信号VinL,VinHと同様に、例えば振幅3.3Vのパルスである。
【0022】
レベルシフタ210Lは、タイミング制御回路31からの入力信号VgsLのパルスを、グランド電位GNDから定電圧源VS1の正極端子の電位VB1(図6参照)までの振幅のパルスにレベル変換する。
図4に示すように、レベルシフタ210Lは、NPNトランジスタQ11,Q12と、NMOSトランジスタM31,M32と、PMOSトランジスタM33,M34と、抵抗R31〜R34と、ベース抵抗Rb11と、インバータA1とを備える。インバータA1により、NPNトランジスタQ11,Q12のベースには、それぞれ相補信号のパルスが入力される。NPNトランジスタQ11のコレクタがPMOSトランジスタM33のゲートに接続され、NPNトランジスタQ12のコレクタがPMOSトランジスタM34のゲートに接続される。PMOSトランジスタM33のドレインがNMOSトランジスタM32のゲートに接続され、PMOSトランジスタM34のドレインがNMOSトランジスタM31のゲートに接続される。PMOSトランジスタM33,M34の共通のソースは電位VB1に接続される。NMOSトランジスタM31,M32の共通のソースはグランド電位GNDに接続される。
PMOSトランジスタM33のゲート・ソース間には抵抗R33が接続され、PMOSトランジスタM34のゲート・ソース間には抵抗R34が接続される。PMOSトランジスタM33のドレインとNMOSトランジスタM31のドレインの間には抵抗R31が接続され、PMOSトランジスタM34のドレインとNMOSトランジスタM32のドレインの間には抵抗R32が接続される。
【0023】
レベルシフタ210Lの動作は、以下のとおりである。
入力信号VgsLがHレベルのとき、抵抗Rb11を通してベース電流が流れてNPNトランジスタQ11がオンし、NPNトランジスタQ12にはベース電流が流れずオフする。NPNトランジスタQ11がオンするため、抵抗R33に電流が流れ、抵抗R33の電圧降下によりPMOSトランジスタM33の|V
GS
|が閾値電圧の絶対値を超え、オンする。他方、NPNトランジスタQ12がオフのため、抵抗R34に電流が流れず、PMOSトランジスタM34はオフである。PMOSトランジスタM33がオンするため、NMOSトランジスタM32のゲート・ソース間電圧が閾値電圧を超え、NMOSトランジスタM32がオンする。PMOSトランジスタM34がオフであるため、NMOSトランジスタM31もオフである。その結果、入力信号VgsLがHレベルのときには、レベルシフタ210Lの出力電位VgLは、グランド電位GNDとなる。
逆に、入力信号VgsLがLレベルのときには、NPNトランジスタQ11がオフし、NPNトランジスタQ12がオンする。NPNトランジスタQ12がオンするため、抵抗R34に電流が流れ、抵抗R34の電圧降下によりPMOSトランジスタM34がオンする。NPNトランジスタQ11がオフのため、PMOSトランジスタM33はオフである。PMOSトランジスタM34がオンするため、NMOSトランジスタM31のゲート・ソース間電圧が閾値電圧を超え、NMOSトランジスタM31がオンする。PMOSトランジスタM33がオフであるため、NMOSトランジスタM32もオフである。その結果、入力信号VgsLがLレベルのときには、レベルシフタ210Lの出力電位VgLは、電位VB1となる。
【0024】
レベルシフタ210Hは、タイミング制御回路31からの入力信号VgsHのパルスを、グランド電位GNDからノードN4の電位VB2(図6参照)までの振幅のパルスにレベル変換する。
図5に示すように、レベルシフタ210Hは、NPNトランジスタQ21,Q22と、NMOSトランジスタM41,M42と、PMOSトランジスタM43,M44と、抵抗R41〜R44と、ベース抵抗Rb21と、インバータA2とを備える。インバータA2により、NPNトランジスタQ21,Q22のベースには、それぞれ相補信号のパルスが入力される。NPNトランジスタQ21のコレクタがPMOSトランジスタM43のゲートに接続され、NPNトランジスタQ22のコレクタがPMOSトランジスタM44のゲートに接続される。PMOSトランジスタM43のドレインはNMOSトランジスタM42のゲートに接続され、PMOSトランジスタM44のドレインがNMOSトランジスタM41のゲートに接続される。PMOSトランジスタM43,M44の共通のソースは電位VB2に接続される。NMOSトランジスタM41,M42の共通のソースは、ノードN1(図6参照)の電位である出力電位V
OUT
に接続される。
PMOSトランジスタM43のゲート・ソース間には抵抗R43が接続され、PMOSトランジスタM44のゲート・ソース間には抵抗R44が接続される。PMOSトランジスタM43のドレインとNMOSトランジスタM41のドレインの間には抵抗R41が接続され、PMOSトランジスタM44のドレインとNMOSトランジスタM42のドレインの間には抵抗R42が接続される。
【0025】
レベルシフタ210Hの動作は、以下のとおりである。
入力信号VgsHがHレベルのとき、抵抗Rb21を通してベース電流が流れてNPNトランジスタQ21がオンし、NPNトランジスタQ22にはベース電流が流れずオフする。NPNトランジスタQ21がオンするため、抵抗R43に電流が流れ、抵抗R43の電圧降下によりPMOSトランジスタM43の|V
GS
|が閾値電圧の絶対値を超え、オンする。他方、NPNトランジスタQ22がオフのため、抵抗R44に電流が流れず、PMOSトランジスタM44はオフである。PMOSトランジスタM43がオンするため、NMOSトランジスタM42のゲート・ソース間電圧が閾値電圧を超え、NMOSトランジスタM42がオンする。PMOSトランジスタM44がオフであるため、NMOSトランジスタM41もオフである。その結果、入力信号VgsHがHレベルのときには、レベルシフタ210Hの出力電位VgHは、出力電位V
OUT
となる。
逆に、入力信号VgsHがLレベルのときには、NPNトランジスタQ21がオフし、NPNトランジスタQ22がオンする。NPNトランジスタQ22がオンするため、抵抗R44に電流が流れ、抵抗R44の電圧降下によりPMOSトランジスタM44がオンする。NPNトランジスタQ21がオフのため、PMOSトランジスタM43はオフである。PMOSトランジスタM44がオンするため、NMOSトランジスタM41のゲート・ソース間電圧が閾値電圧を超え、NMOSトランジスタM41がオンする。PMOSトランジスタM43がオフであるため、NMOSトランジスタM42もオフである。その結果、入力信号VgsHがLレベルのときには、レベルシフタ210Hの出力電位VgHは、電位VB2となる。
【0026】
次いで、図6を参照して、駆動部21についてさらに説明する。
NMOSトランジスタM3およびPMOSトランジスタM4は、レベルシフタ210Lの出力電位VgLに基づいてNMOSトランジスタM1のゲートを駆動する第1駆動回路を構成する。第1駆動回路の出力端子であるノードN6は、ローサイドスイッチとしてのNMOSトランジスタM1のゲートに接続されている。NMOSトランジスタM1は、グランド電位GNDから出力電位V
OUT
に向けて順方向となるNMOSトランジスタM1の寄生ダイオードであるローサイド側還流ダイオードD1を有する。ローサイド側還流ダイオードD1は、グランド電位GNDと出力電位V
OUT
の間において、グランド電位GNDから出力電位V
OUT
に向けて順方向となるようにNMOSトランジスタM1に接続されたダイオードであってもよい。
【0027】
NMOSトランジスタM7およびPMOSトランジスタM6は、レベルシフタ210Hの出力電位VgHに基づいてNMOSトランジスタM2のゲートを駆動する第2駆動回路を構成する。第2駆動回路の出力端子であるノードN7は、ハイサイドスイッチとしてのNMOSトランジスタM2のゲートに接続されている。NMOSトランジスタM2は、出力電位V
OUT
から電源電位VMに向けて順方向となるNMOSトランジスタM2の寄生ダイオードであるハイサイド側還流ダイオードD2を有する。ハイサイド側還流ダイオードD2は、出力電位V
OUT
と電源電位VMの間において、出力電位V
OUT
から電源電位VMに向けて順方向となるように接続されたダイオードであってもよい。
【0028】
本実施形態の駆動部21は、NMOSトランジスタM1のオン期間においてブートストラップキャパシタC4を充電する充電回路CHを備える。図6に示すように、充電回路CHは、定電圧源VS1とダイオードD11を含む。定電圧源VS1の負極端子がグランド電位GNDに接続され、定電圧源VS1の正極端子が抵抗R11を介してダイオードD11のアノードに接続される。ダイオードD11のカソードは、ブートストラップキャパシタC4の一端であるノードN4に接続される。ノードN4の電位VB2はレベルシフタ210Hに供給され、定電圧源VS1の正極端子のノードN2の電位VB1がレベルシフタ210Lに供給される。
【0029】
図6に示すように、駆動部21は、ハイサイド側検出回路212を備える。ハイサイド側検出回路212は、ハイサイド側還流ダイオードD2のアノードとカソードの間の電圧に基づいてハイサイド側還流ダイオードD2がオンしたことを検出する回路である。
ハイサイド側検出回路212では、ハイサイド側還流ダイオードD2のオン/オフを検出するために、ハイサイド側還流ダイオードD2のアノード側電位(つまり、出力電位V
OUT
)とカソード側電位(つまり、電源電位VM)を例えば5V以下の低電圧にシフトし、シフト後の電位を比較器で比較する。このとき、比較器は、V
OUT
=VM+Vf(Vf:D2の順方向電圧)が成立するか否かに応じて出力論理レベルが変化するように構成される。
【0030】
具体的には、ハイサイド側検出回路212は、一端がハイサイド側還流ダイオードD2のアノードに接続された抵抗R4(第1抵抗の一例)と、一端がハイサイド側還流ダイオードD2のカソードに接続された抵抗R3(第2抵抗の一例)と、抵抗R4および抵抗R3の他端に各々接続され、抵抗R4および抵抗R3に同一の電流を流す2つの定電流源を含む定電流源回路CSと、を有する。
定電流源回路CSは、オペアンプU2およびNPNトランジスタQ1,Q2を含む。オペアンプU2の負極端子は+2.5Vが入力され、正極端子には電位Vin1−が入力される。なお、電位Vin1−は、アノードが抵抗R3の一端に接続されるダイオードD8のカソード側の電位である。オペアンプU2のゲイン(R18/R12)は限定するものではないが、例えば10に設定される。オペアンプU2では、電位Vin1−が+2.5Vとなるように出力が入力側にフィードバックされている。オペアンプU2の出力端子は、抵抗を介してNPNトランジスタQ1,Q2のベースに接続され、NPNトランジスタQ1,Q2のコレクタに定電流を流すように構成されている。
抵抗R3と抵抗R4は同一の抵抗値を有し、抵抗R3と抵抗R4の電圧降下量は同一である。
(【0031】以降は省略されています)

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