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公開番号2021150805
公報種別公開特許公報(A)
公開日20210927
出願番号2020048568
出願日20200319
発明の名称駆動回路
出願人日本電産株式会社
代理人グローバル・アイピー東京特許業務法人
主分類H03K 17/06 20060101AFI20210830BHJP(基本電子回路)
要約【課題】駆動回路において、モータのストール時にブートストラップ容量を充電可能であり、かつ電力損失の増大を抑制する。
【解決手段】一実施形態の駆動回路は、基準電位である第1ノードと出力電位となる第2ノードとの間に設けられるローサイドスイッチと、第2ノードと所定の電源電位である第3ノードとの間に設けられるハイサイドスイッチと、ローサイドスイッチの制御端子を駆動する第1駆動回路と、ハイサイドスイッチの制御端子を駆動する第2駆動回路と、第2ノードに接続される第1端子と、第1端子とは反対側の第2端子とを有し、第2端子が第2駆動回路の電源電位に接続される第1容量と、ローサイドスイッチのオン期間において第1容量を充電する第1充電回路と、ハイサイドスイッチのオン期間において第1容量を充電する第2充電回路と、を備える。
【選択図】図3
特許請求の範囲【請求項1】
第1制御信号をレベル変換する第1レベルシフタと、
第2制御信号をレベル変換する第2レベルシフタと、
前記第2制御信号をレベル変換する第3レベルシフタと、
基準電位である第1ノードと出力電位となる第2ノードとの間に設けられるローサイドスイッチと、
前記第2ノードと所定の電源電位である第3ノードとの間に設けられるハイサイドスイッチと、
前記第1レベルシフタによってレベル変換された信号に基づいて前記ローサイドスイッチの制御端子を駆動する第1駆動回路と、
前記第2レベルシフタによってレベル変換された信号に基づいて前記ハイサイドスイッチの制御端子を駆動する第2駆動回路と、
前記第2ノードに接続される第1端子と、第1端子とは反対側の第2端子とを有し、前記第2端子が前記第2駆動回路の電源電位に接続される第1容量と、
前記ローサイドスイッチのオン期間において前記第1容量を充電する第1充電回路と、
前記第3レベルシフタによってレベル変換された信号により、前記ハイサイドスイッチのオン期間において前記第1容量を充電する第2充電回路と、
を備えた駆動回路。
続きを表示(約 790 文字)【請求項2】
前記第1充電回路は、
負極端子が前記第1ノードに接続された第1定電圧源と、
アノードが前記第1電圧源の正極端子に接続され、カソードが前記第1容量の第2端子に接続されたダイオードと、を備えた、
請求項1に記載された駆動回路。
【請求項3】
前記第2充電回路は、
負極端子が前記第3ノードに接続された第2定電圧源と、
前記第2定電圧源の正極端子と、前記第1容量の第2端子との間に設けられたスイッチ素子と、
前記第3レベルシフタによってレベル変換された信号に基づいて前記スイッチ素子の制御端子を駆動する第3駆動回路と、
前記スイッチ素子の制御端子と前記第2定電圧源の正極端子の間に接続された第2容量と、
一端が前記スイッチ素子の制御端子に接続され、他端が前記第3駆動回路の出力端子に接続された抵抗素子と、を備えた、
請求項1に記載された駆動回路。
【請求項4】
前記第2充電回路は、
負極端子が前記第3ノードに接続された第2定電圧源と、
前記第2定電圧源の正極端子と、前記第1容量の第2端子との間に設けられたスイッチ素子と、
前記第3レベルシフタによってレベル変換された信号に基づいて前記スイッチ素子の制御端子を駆動する第3駆動回路と、を備えた、
請求項1に記載された駆動回路。
【請求項5】
第1入力端子に前記第2制御信号が入力され、第2入力端子に第3制御信号が入力される論理回路を備え、
前記第3レベルシフタは、前記論理回路の出力信号をレベル変換する、
請求項1又は4に記載された駆動回路。
【請求項6】
前記論理回路は、NAND回路である請求項5に記載された駆動回路。

発明の詳細な説明【技術分野】
【0001】
本発明は、駆動回路に関する。
続きを表示(約 10,000 文字)【背景技術】
【0002】
従来、3相交流モータを駆動するためのインバータ装置において、ハイサイドスイッチを駆動するための電圧を生成する方法として、ブートストラップ回路方式が知られている。ブートストラップ回路方式では、ローサイドスイッチのオン期間に、ローサイドスイッチを通してハイサイドスイッチを駆動する駆動回路の電源に接続された容量を充電する。当該容量(以下の説明では、「ブートストラップ容量」とする。)は、ハイサイドスイッチのオン期間に放電されるため、例えばストール時のようなハイサイドスイッチのオン期間が長い場合に、駆動回路の電源電圧が降下し、誤動作を生じる虞がある。これに対し、例えば特許文献1には、ハイサイドスイッチがオンする際にブートストラップ容量を充電するように構成されたブートストラップ回路が記載されている。
【先行技術文献】
【特許文献】
【0003】
特開2003−133924号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献1に記載されたブートストラップ回路は、ハイサイドスイッチがオンする際にブートストラップ容量を充電するために設けられた追加回路がストール時以外の通常動作時にも動作し、追加回路内のトランジスタに大電流が流れるため、電力損失が大きいという課題がある。
【0005】
そこで、本発明は、ストール時にブートストラップ容量を充電可能とし、かつ電力損失の増大を抑制するようにした駆動回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本願の例示的な第1発明は、第1制御信号をレベル変換する第1レベルシフタと、第2制御信号をレベル変換する第2レベルシフタと、前記第2制御信号をレベル変換する第3レベルシフタと、基準電位である第1ノードと出力電位となる第2ノードとの間に設けられるローサイドスイッチと、前記第2ノードと所定の電源電位である第3ノードとの間に設けられるハイサイドスイッチと、前記第1レベルシフタによってレベル変換された信号に基づいて前記ローサイドスイッチの制御端子を駆動する第1駆動回路と、前記第2レベルシフタによってレベル変換された信号に基づいて前記ハイサイドスイッチの制御端子を駆動する第2駆動回路と、前記第2ノードに接続される第1端子と、第1端子とは反対側の第2端子とを有し、前記第2端子が前記第2駆動回路の電源電位に接続される第1容量と、前記ローサイドスイッチのオン期間において前記第1容量を充電する第1充電回路と、前記第3レベルシフタによってレベル変換された信号により、前記ハイサイドスイッチのオン期間において前記第1容量を充電する第2充電回路と、を備えた駆動回路である。
【発明の効果】
【0007】
本発明の駆動回路によれば、ストール時にブートストラップ容量を充電可能であり、かつ電力損失の増大を抑制することができる。
【図面の簡単な説明】
【0008】
第1の実施形態のモータ駆動システムのシステム構成を示す図である。
CPUから各相の駆動部に与えられる制御信号のタイミングチャートの一例である。
第1の実施形態の駆動回路の回路図である。
レベルシフタの例示的な回路図である。
レベルシフタの例示的な回路図である。
レベルシフタの例示的な回路図である。
第1の実施形態の駆動回路の動作例を示すタイミングチャートである。
第2の実施形態の駆動回路の一部を示す回路図である。
第2の実施形態の駆動回路の動作例を示すタイミングチャートである。
CPUから各相の駆動部に与えられる制御信号のタイミングチャートの別の例である。
【0009】
以下、本発明の駆動回路の一実施形態を含むモータ駆動システムについて説明する。
【0010】
(1)第1の実施形態
(1−1)システム構成
以下、本実施形態のモータ駆動システム1について図面を参照して説明する。
図1は、実施形態のモータ駆動システム1のシステム構成を示す図である。モータ駆動システム1は、インバータ装置2、降圧電源回路3、CPU(Central Processing Unit)5、および、3相交流モータMを備える。
インバータ装置2は、3相電圧生成部10および駆動部群20を備え、3相交流電力を発生させて3相交流モータMに供給する。3相交流モータMには、回転子の位置を検出する相ごとのホールセンサ100が取り付けられている。
【0011】
以下の説明において、回路内のノードまたは端子の電圧は、グランド電位GND(以下の説明では、「GND電位」とする。)を基準とした電位を意味している。例えば、インバータ装置2の電源電位はVM(例えば、+48V;第3ノードの電位の一例)であるが、GND電位は0Vとみなしてよいため、適宜、「電源電圧VM」ともいう。
降圧電源回路3は、電源電圧VM(例えば、+48V)をCPU5が動作するのに必要となる所定の電圧(本実施形態の例では、+3.3V)まで低下させてCPU5に供給する。
CPU5は、駆動部群20の駆動部21u,21v,21wの各々に対して、振幅が3.3Vのパルス信号を供給する。各駆動部は、CPU5からのパルス信号を、3相電圧生成部10内のMOSトランジスタを動作可能となる信号レベルに変換する。なお、以下の説明において、駆動部21u,21v,21wに共通する事項について言及するときには「駆動部21」と表記する。
図1では、駆動部21u,21v,21wがそれぞれ、ノードN1u,N1v,N1w(以下、適宜総称して「ノードN1」と表記する。)に対応しており、それぞれ駆動回路の出力端子(第2ノードの一例)に相当する。
【0012】
(1−2)インバータ装置2の構成
以下、インバータ装置2の構成を詳細に説明する。
図1に示すように、インバータ装置2の3相電圧生成部10は、ローサイドスイッチとしてのNMOSトランジスタM1u,M1v,M1w、および、ハイサイドスイッチとしてのNMOSトランジスタM2u,M2v,M2wを備える。
【0013】
本実施形態では、NMOSトランジスタM2uとNMOSトランジスタM1uは、3相交流モータMに供給される3相交流電力のU相に対して設けられる。NMOSトランジスタM2uとNMOSトランジスタM1uとがスイッチング動作を行うことによりU相の出力電圧であるU相電圧Vuが生成される。
同様に、NMOSトランジスタM2vとNMOSトランジスタM1vは、3相交流モータMに供給される3相交流電力のV相に対して設けられる。NMOSトランジスタM2vとNMOSトランジスタM1vとがスイッチング動作を行うことによりV相の出力電圧であるV相電圧Vvが生成される。NMOSトランジスタM2wとNMOSトランジスタM1wは、3相交流モータMに供給される3相交流電力のW相に対して設けられる。NMOSトランジスタM2wとNMOSトランジスタM1wとがスイッチング動作を行うことによりW相の出力電圧であるW相電圧Vwが生成される。
【0014】
NMOSトランジスタM1u,M1v,M1wのソースは、グランド電位GND(第1ノードでの電位である基準電位の一例)に設定されている。NMOSトランジスタM2u,M2v,M2wのドレインは、インバータ装置2の電源電圧VMに接続されている。
なお、以下の説明において、NMOSトランジスタM1u,M1v,M1wに対して共通する事項について言及するときには「NMOSトランジスタM1」と表記する。同様に、NMOSトランジスタM2u,M2v,M2wに対して共通する事項について言及するときには「NMOSトランジスタM2」と表記する。
【0015】
U相のNMOSトランジスタM1uのドレインとNMOSトランジスタM2uのソース(ノードN1u)は、3相交流モータMのU相の巻線(図示せず)の一端に接続される。同様に、V相のNMOSトランジスタM1vのドレインとNMOSトランジスタM2vのソース(ノードN1v)は、3相交流モータMのV相の巻線(図示せず)の一端に接続され、W相のNMOSトランジスタM1wのドレインとNMOSトランジスタM2wのソース(ノードN1w)は、3相交流モータMのW相の巻線(図示せず)の一端に接続される。
【0016】
CPU5は、3相交流モータMの回転子の位置を検出するホールセンサ100の各相の検出値を示す信号Hu,Hv,Hwに基づいて、駆動部群20の21u,21v,21wに供給するパルス信号のデューティ比を決定する。なお、信号Hu,Hv,Hwは、順に120度ずつ位相差がある正弦波または矩形波信号である。CPU5は、決定したデューティ比のパルス信号を各駆動回路に供給する。各駆動回路に供給されるパルス信号の振幅は、CPU5の動作電圧と同一の3.3Vである。
【0017】
駆動部群20の各駆動部は、振幅3.3VのCPU5からのパルス信号をレベル変換し、パルス信号(駆動信号)を3相電圧生成部10のハイサイド側のNMOSトランジスタのゲートとローサイド側のNMOSトランジスタのゲートに入力する。駆動部21uは、U相のNMOSトランジスタM1uおよびNMOSトランジスタM2uの各ゲートに対してレベル変換したパルス信号(駆動信号)を入力する。駆動部21vは、V相のNMOSトランジスタM1vおよびNMOSトランジスタM2vの各ゲートに対してレベル変換したパルス信号(駆動信号)を入力する。駆動部21wは、W相のNMOSトランジスタM1wおよびNMOSトランジスタM2wの各ゲートに対してレベル変換したパルス信号(駆動信号)を入力する。
【0018】
駆動部21u,21v,21wによってレベル変換されたパルス信号(駆動信号)によって、ローサイドスイッチであるNMOSトランジスタM1u,M1v,M1wおよびハイサイドスイッチであるNMOSトランジスタM2u,M2v,M2wの動作が制御される。
本実施形態のモータ駆動システム1では、ハイサイドスイッチとしてNMOSトランジスタを使用し、各駆動部ではブートストラップ回路を備えているが、後述するように、モータのストール時には、Hレベル固定の駆動信号が入力されることも想定されている。
【0019】
図2は、CPU5から各相の駆動部に与えられる制御信号のタイミングチャートの一例を示している。この例では、各相のハイサイド(HS)通電期間とローサイド(LS)通電期間が所定の位相差をもって順に発生する場合が示される。図2に示す例では、PWM(Pulse Width Modulation)制御による120度通電方式の各相の通電期間を示している。各相の上下アームのいずれか一方の通電期間では、他方のアームが相補的にスイッチングしている期間となる。
図2では、U相の入力信号VinHu,VinLu、V相の入力信号VinHv,VinLv、W相の入力信号VinHw,VinLwを示している。なお、後の説明では、各相の入力信号VinHu,VinHv,VinHwを総称して「VinH」と表記し、各相の入力信号VinLu,VinLv,VinLwを総称して「VinL」と表記する。
【0020】
(1−3)駆動部群20の構成
以下、駆動部群20の構成について、図3〜図5を参照してさらに詳しく説明する。図3は、駆動部21u(21)と、3相電圧生成部10において駆動部21u(21)に対応するU相のNMOSトランジスタM1u(NMOSトランジスタM1)およびNMOSトランジスタM2u(NMOSトランジスタM2)と、を備えた駆動回路の回路構成を示している。
駆動部21vと、対応するV相のNMOSトランジスタM1vおよびNMOSトランジスタM2vと、を備えた駆動回路、および、駆動部21wと、対応するW相のNMOSトランジスタM1wおよびNMOSトランジスタM2wと、を備えた駆動回路の回路構成は、U相の場合と同じである。そのため、以下ではU相の場合についてのみ説明し、V相およびW相についての重複説明は省略する。
【0021】
図3に示す駆動部21は、ハイサイドスイッチとしてNMOSトランジスタM2を設けるために、ブートストラップ回路が組み込まれている。容量C4(第1容量の一例)は、NMOSトランジスタM2のゲートを駆動するためのブートストラップ容量として機能する。以下の説明では、容量C4を適宜「ブートストラップ容量C4」と表記する。
定電圧源VS1(第1定電圧源の一例)と、ダイオードD1とは、第1充電回路を構成する。定電圧源VS1の負極端子がグランド電位GNDに接続されている。ダイオードD1のアノードが抵抗R12を介して定電圧源VS1の正極端子に接続され、ダイオードD1のカソードがブートストラップ容量C4の第2端子であるノードN4に接続されている。ノードN4の電位がVB2である。第1充電回路は、NMOSトランジスタM1のオン期間においてブートストラップ容量C4を充電する。
【0022】
図3に示すように、駆動部21は、入力信号VinL(第1制御信号の一例)をレベル変換するレベルシフタ(L/S)61(第1レベルシフタの一例)と、入力信号VinH(第2制御信号の一例)をレベル変換するレベルシフタ(L/S)62(第2レベルシフタの一例)と、入力信号VinHをインバータA3により反転した信号をレベル変換するレベルシフタ(L/S)63(第3レベルシフタの一例)とを備える。入力信号VinL,VinHは、CPU5から供給され、例えば振幅3.3Vのパルスである。
【0023】
レベルシフタ61は、入力信号VinLのパルスを、グランド電位GNDから定電圧源VS1の正極端子の電位VB1(図3参照)までの振幅のパルスにレベル変換する。
図4に示すように、レベルシフタ61は、NPNトランジスタQ11,Q12と、NMOSトランジスタM31,M32と、PMOSトランジスタM33,M34と、抵抗R31〜R34と、ベース抵抗Rb11と、インバータA1とを備える。インバータA1により、NPNトランジスタQ11,Q12のベースには、それぞれ相補信号のパルスが入力される。NPNトランジスタQ11のコレクタがPMOSトランジスタM33のゲートに接続され、NPNトランジスタQ12のコレクタがPMOSトランジスタM34のゲートに接続される。PMOSトランジスタM33のドレインがNMOSトランジスタM32のゲートに接続され、PMOSトランジスタM34のドレインがNMOSトランジスタM31のゲートに接続される。PMOSトランジスタM33,M34の共通のソースは電位VB1に接続される。NMOSトランジスタM31,M32の共通のソースはグランド電位GNDに接続される。
PMOSトランジスタM33のゲート・ソース間には抵抗R33が接続され、PMOSトランジスタM34のゲート・ソース間には抵抗R34が接続される。PMOSトランジスタM33のドレインとNMOSトランジスタM31のドレインの間には抵抗R31が接続され、PMOSトランジスタM34のドレインとNMOSトランジスタM32のドレインの間には抵抗R32が接続される。
【0024】
レベルシフタ61の動作は、以下のとおりである。
入力信号VinLがHレベルのとき、抵抗Rb11を通してベース電流が流れてNPNトランジスタQ11がオンし、NPNトランジスタQ12にはベース電流が流れずオフする。NPNトランジスタQ11がオンするため、抵抗R33に電流が流れ、抵抗R33の電圧降下によりPMOSトランジスタM33のV
GS
が閾値電圧を超え、オンする。他方、NPNトランジスタQ12がオフのため、抵抗R34に電流が流れず、PMOSトランジスタM34はオフである。PMOSトランジスタM33がオンするため、NMOSトランジスタM32のゲート・ソース間電圧が閾値電圧を超え、NMOSトランジスタM32がオンする。PMOSトランジスタM34がオフであるため、NMOSトランジスタM31もオフである。その結果、入力信号VinLがHレベルのときには、レベルシフタ61の出力電位VG1は、グランド電位GNDとなる。
逆に、入力信号VinLがLレベルのときには、NPNトランジスタQ11がオフし、NPNトランジスタQ12がオンする。NPNトランジスタQ12がオンするため、抵抗R34に電流が流れ、抵抗R34の電圧降下によりPMOSトランジスタM34がオンする。NPNトランジスタQ11がオフのため、PMOSトランジスタM33はオフである。PMOSトランジスタM34がオンするため、NMOSトランジスタM31のゲート・ソース間電圧が閾値電圧を超え、NMOSトランジスタM31がオンする。PMOSトランジスタM33がオフであるため、NMOSトランジスタM32もオフである。その結果、入力信号VinLがLレベルのときには、レベルシフタ61の出力電位VG1は、電位VB1となる。
【0025】
レベルシフタ62は、入力信号VinHのパルスを、グランド電位GNDからノードN4の電位VB2(図3参照)までの振幅のパルスにレベル変換する。
図5に示すように、レベルシフタ62は、NPNトランジスタQ21,Q22と、NMOSトランジスタM41,M42と、PMOSトランジスタM43,M44と、抵抗R41〜R44と、ベース抵抗Rb21と、インバータA2とを備える。インバータA2により、NPNトランジスタQ21,Q22のベースには、それぞれ相補信号のパルスが入力される。NPNトランジスタQ21のコレクタがPMOSトランジスタM43のゲートに接続され、NPNトランジスタQ22のコレクタがPMOSトランジスタM44のゲートに接続される。PMOSトランジスタM43のドレインはNMOSトランジスタM42のゲートに接続され、PMOSトランジスタM44のドレインがNMOSトランジスタM41のゲートに接続される。PMOSトランジスタM43,M44の共通のソースは電位VB2に接続される。NMOSトランジスタM41,M42の共通のソースは、ノードN1(図3参照)の電位である出力電位V
OUT
に接続される。
PMOSトランジスタM43のゲート・ソース間には抵抗R43が接続され、PMOSトランジスタM44のゲート・ソース間には抵抗R44が接続される。PMOSトランジスタM43のドレインとNMOSトランジスタM41のドレインの間には抵抗R41が接続され、PMOSトランジスタM44のドレインとNMOSトランジスタM42のドレインの間には抵抗R42が接続される。
【0026】
レベルシフタ62の動作は、以下のとおりである。
入力信号VinHがHレベルのとき、抵抗Rb21を通してベース電流が流れてNPNトランジスタQ21がオンし、NPNトランジスタQ22にはベース電流が流れずオフする。NPNトランジスタQ21がオンするため、抵抗R43に電流が流れ、抵抗R43の電圧降下によりPMOSトランジスタM43のV
GS
が閾値電圧を超え、オンする。他方、NPNトランジスタQ22がオフのため、抵抗R44に電流が流れず、PMOSトランジスタM44はオフである。PMOSトランジスタM43がオンするため、NMOSトランジスタM42のゲート・ソース間電圧が閾値電圧を超え、NMOSトランジスタM42がオンする。PMOSトランジスタM44がオフであるため、NMOSトランジスタM41もオフである。その結果、入力信号VinHがHレベルのときには、レベルシフタ62の出力電位VG2は、出力電位V
OUT
となる。
逆に、入力信号VinHがLレベルのときには、NPNトランジスタQ21がオフし、NPNトランジスタQ22がオンする。NPNトランジスタQ22がオンするため、抵抗R44に電流が流れ、抵抗R44の電圧降下によりPMOSトランジスタM44がオンする。NPNトランジスタQ21がオフのため、PMOSトランジスタM43はオフである。PMOSトランジスタM44がオンするため、NMOSトランジスタM41のゲート・ソース間電圧が閾値電圧を超え、NMOSトランジスタM41がオンする。PMOSトランジスタM43がオフであるため、NMOSトランジスタM42もオフである。その結果、入力信号VinHがLレベルのときには、レベルシフタ62の出力電位VG2は、電位VB2となる。
【0027】
レベルシフタ63は、入力信号VinHの反転信号を、電源電位VMから、電源電位VMよりも定電圧源VS2の電圧だけ高い電位VMV3(図3参照)までの振幅のパルスにレベル変換する。
図6に示すように、レベルシフタ63は、NPNトランジスタQ31,Q32と、NMOSトランジスタM51,M52と、PMOSトランジスタM53,M54と、抵抗R51〜R54と、ベース抵抗Rb31と、インバータA3とを備える。インバータA3により、NPNトランジスタQ31,Q32のベースには、それぞれ相補信号のパルスが入力される。NPNトランジスタQ31のコレクタがPMOSトランジスタM53のゲートに接続され、NPNトランジスタQ32のコレクタがPMOSトランジスタM54のゲートに接続される。PMOSトランジスタM53のドレインはNMOSトランジスタM52のゲートに接続され、PMOSトランジスタM54のドレインがNMOSトランジスタM51のゲートに接続される。PMOSトランジスタM53,M54の共通のソースは電位VMV3に接続される。NMOSトランジスタM51,M52の共通のソースは電源電位VMに接続される。
PMOSトランジスタM53のゲート・ソース間には抵抗R53が接続され、PMOSトランジスタM54のゲート・ソース間には抵抗R54が接続される。PMOSトランジスタM53のドレインとNMOSトランジスタM51のドレインの間には抵抗R51が接続され、PMOSトランジスタM54のドレインとNMOSトランジスタM52のドレインの間には抵抗R52が接続される。
【0028】
レベルシフタ63の動作は、レベルシフタ62と同様であるが、入力信号VinHの反転信号を入力するため、レベルシフタ63の出力電位VG3は以下のとおりとなる。すなわち、入力信号VinHがHレベルのときには、レベルシフタ63の出力電位VG3は、電位VMV3となり、入力信号VinHがLレベルのときには、レベルシフタ63の出力電位VG3は、電源電位VMとなる。
【0029】
再度図3を参照すると、NMOSトランジスタM3およびPMOSトランジスタM4は、レベルシフタ61の出力電位VG1に基づいてNMOSトランジスタM1のゲートを駆動する第1駆動回路を構成する。第1駆動回路の出力端子であるノードN6は、抵抗R5を介してNMOSトランジスタM1のゲートに接続されている。
NMOSトランジスタM7およびPMOSトランジスタM6は、レベルシフタ62の出力電位VG2に基づいてNMOSトランジスタM2のゲートを駆動する第2駆動回路を構成する。第2駆動回路の出力端子であるノードN7は、抵抗R9を介してNMOSトランジスタM2のゲートに接続されている。
ここで、抵抗R5および抵抗R9はNMOSトランジスタM1およびNMOSトランジスタM2のゲート電圧のスルーレートを調整するために設けられており、設計に応じて適宜変更可能であるため、図1には明示されていない。
後述する第2充電回路CH2のNMOSトランジスタM20とPMOSトランジスタM5は、レベルシフタ63の出力電位VG3に基づいてPMOSトランジスタM21のゲートを駆動する第3駆動回路を構成する。
【0030】
本実施形態の駆動部21は、NMOSトランジスタM1のオン期間においてブートストラップ容量C4を充電する第1充電回路CH1と、NMOSトランジスタM2のオン期間においてブートストラップ容量C4を充電する第2充電回路CH2とを備える。
図3に示すように、第1充電回路CH1は、定電圧源VS1とダイオードD1を含む。定電圧源VS1の負極端子がグランド電位GNDに接続され、定電圧源VS1の正極端子が抵抗R12を介してダイオードD1のアノードに接続される。ダイオードD1のカソードは、ブートストラップ容量C4の第2端子であるノードN4に接続される。
(【0031】以降は省略されています)

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