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公開番号2021150713
公報種別公開特許公報(A)
公開日20210927
出願番号2020046433
出願日20200317
発明の名称デルタシグマADC回路
出願人新日本無線株式会社
代理人特許業務法人酒井国際特許事務所
主分類H03M 3/02 20060101AFI20210830BHJP(基本電子回路)
要約
【課題】消費電力を増大させることなく性能を向上可能なデルタシグマADC回路を提供すること。
【解決手段】本実施形態に係るデルタシグマADC回路は、増幅回路を有し、入力信号から帰還信号を差分した第1差分信号を積分する第1積分器と、増幅回路を有さず抵抗素子と容量素子とを有し、前記第1積分器から出力された第1積分信号から前記帰還信号を差分した第2差分信号を積分する第2積分器と、前記第2積分器から出力された第2積分信号を2値化する比較器と、前記比較器から出力された2値化信号に基づいてデジタル信号を出力する量子化器と、前記デジタル信号をアナログ信号に変換することにより、前記帰還信号を生成するデジタルアナログ変換器と、を備える。
【選択図】図1
特許請求の範囲【請求項1】
増幅回路を有し、入力信号から帰還信号を差分した第1差分信号を積分する第1積分器と、
増幅回路を有さず抵抗素子と容量素子とを有し、前記第1積分器から出力された第1積分信号から前記帰還信号を差分した第2差分信号を積分する第2積分器と、
前記第2積分器から出力された第2積分信号を2値化する比較器と、
前記比較器から出力された2値化信号に基づいてデジタル信号を出力する量子化器と、
前記デジタル信号をアナログ信号に変換することにより、前記帰還信号を生成するデジタルアナログ変換器と、
を備えたデルタシグマADC回路。
続きを表示(約 310 文字)【請求項2】
前記第1積分器の第1伝達関数と、前記第2積分器の第2伝達関数とは同一である、
請求項1に記載のデルタシグマADC回路。
【請求項3】
前記第2積分器は、低域通過フィルタである、
請求項1または2に記載のデルタシグマADC回路。
【請求項4】
前記抵抗素子の抵抗値と前記容量素子の容量値とは、前記比較器における利得と、前記第1積分器における増幅回路における増幅率と、前記第1積分器における抵抗素子の抵抗値と、前記第1積分器における容量素子の容量値とに基づいて設定される、
請求項1乃至3のうちいずれか一項に記載のデルタシグマADC回路。

発明の詳細な説明【技術分野】
【0001】
本明細書の実施形態は、デルタシグマADC回路に関する。
続きを表示(約 7,200 文字)【背景技術】
【0002】
従来、デルタシグマADC(Analog−to−digital converter)回路(以下、ΔΣADC回路と呼ぶ)は、ΔΣ変調方式を使用してアナログ信号をデジタル信号に変換する。このとき、ΔΣADC回路から出力された出力信号は、ノイズシェーピングにより低雑音化される。ΔΣADC回路において信号対雑音比(Signal to noise ratio:以下、SNRと呼ぶ)を向上させるために、オーバーサンプリング率を上げるか、ΔΣADC回路における積分器の次数を上げる必要がある。オーバーサンプリング率を上げることは、クロック周波数を高くすることに相当する。また、クロック周波数が指定されるアプリケーションにおいては、積分器の次数を上げることが選択される。
【先行技術文献】
【特許文献】
【0003】
特開2018−121290号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来技術において、ΔΣADC回路において積分器の次数を上げることは、ΔΣADC回路において用いられる積分器の数が増えることとなる。積分器各々は、増幅回路を有するため、積分器の次数を上げるにつれて、ΔΣADC回路における消費電力が大きくなる問題がある。
【0005】
本発明の目的は、上記に鑑みてなされたものであって、消費電力を増大させることなく、性能を向上可能なデルタシグマADC回路を提供することである。
【課題を解決するための手段】
【0006】
上述した課題を解決し、目的を達成するために、本発明のデルタシグマADC回路は、増幅回路を有し、入力信号から帰還信号を差分した第1差分信号を積分する第1積分器と、増幅回路を有さず抵抗素子と容量素子とを有し、前記第1積分器から出力された第1積分信号から前記帰還信号を差分した第2差分信号を積分する第2積分器と、前記第2積分器から出力された第2積分信号を2値化する比較器と、前記比較器から出力された2値化信号に基づいてデジタル信号を出力する量子化器と、前記デジタル信号をアナログ信号に変換することにより、前記帰還信号を生成するデジタルアナログ変換器と、を備える。
【発明の効果】
【0007】
本発明によれば、消費電力を増大させることなく、性能を向上可能なΔΣADC回路を提供することができる。
【図面の簡単な説明】
【0008】
図1は、実施形態に係るΔΣADC回路の構成の一例を示す構成図である。
図2は、実施形態に係り、2つの前段積分器を有し、連続時間型でシングルエンド方式のΔΣADC回路の構成の一例を示す図である。
図3は、実施形態の比較例に係り、4次のΔΣADC回路の構成の一例を示す図である。
図4は、実施形態の比較例に係り、図3における第4積分器と同等の回路構成の一例を示す図である。
図5は、同一の消費電力において、従来のΔΣADC回路(3次)と本実施形態に係るΔΣADC回路(4次)とにおけるノイズシェーピング波形の比較の一例を示す図である。
図6は、従来のΔΣADC回路と同次数の本実施形態に係るΔΣADC回路において、周波数に対するFOMの一例を示す図である。
図7は、本実施形態の応用例に係り、連続時間型であって差動方式の4次のΔΣADC回路の一例を示す図である。
【発明を実施するための形態】
【0009】
以下、図面を参照しながら、デルタシグマADC(Analog−to−digital converter)回路の実施形態について詳細に説明する。以下の実施形態では、同一の参照符号を付した部分は同様の動作をおこなうものとして、重複する説明は適宜省略する。
【0010】
(実施形態)
図1は、本実施形態に係るデルタシグマADC回路(以下、ΔΣADC回路と呼ぶ)1の構成の一例を示す構成図である。図1に示すように、ΔΣADC回路1は、第1積分器3と、第2積分器5と、比較器7と、量子化器9と、デジタルアナログ変換(digital−to−analog converter:以下、DACと呼ぶ)回路11と、を有する。なお、第1積分器3の前段には、第1積分器3と同様な少なくとも一つの積分器(以下、前段積分器と呼ぶ)が直列的に配置されてもよい。
【0011】
前段積分器がΔΣADC回路1に搭載されていない場合、第1積分器3の入力端は、ΔΣADC回路1の入力ノードIN1に電気的に接続される。前段積分器がΔΣADC回路1に搭載されている場合、第1積分器3の入力端は、最後段の前段積分器と電気的に接続される。第1積分器3の他の入力端は、DAC回路11と電気的に接続される。第1積分器3の出力端は、第2積分器5と電気的に接続される。第1積分器3は、増幅回路を有する。第1積分器3は、第1積分器3に入力された信号(以下、入力信号と呼ぶ)から帰還信号を差分した信号(以下、第1差分信号と呼ぶ)を積分する。帰還信号は、DAC回路11からの出力信号に相当する。第1積分器3により積分された第1差分信号(以下、第1積分信号と呼ぶ)は、第1積分器3から第2積分器5に出力される。第1積分器3の回路構成については、後程説明する。
【0012】
第2積分器5の入力端は、第1積分器3の出力端と電気的に接続される。第2積分器5の他の入力端は、DAC回路11と電気的に接続される。第2積分器5の出力端は、比較器7と電気的に接続される。第2積分器5は、増幅回路を有さず、抵抗素子と容量素子(キャパシタ)とを有する。第2積分器5は、第1積分器3から出力された第1積分信号から帰還信号を差分した信号(以下、第2差分信号と呼ぶ)を積分する。第2積分器5により積分された第2差分信号(以下、第2積分信号と呼ぶ)は、第2積分器5から比較器7に出力される。第2積分器5の回路構成については、後程説明する。
【0013】
比較器(コンパレーター)7の入力端は、第2積分器5の出力端と電気的に接続される。比較器7の出力端は、量子化器9と電気的に接続される。比較器7は、所定の参照値を用いて、第2積分信号を2値化する。比較器7は、例えば、オペアンプにより実現される。このとき、比較器7は、第2積分信号を2値化して所定の利得で増幅する。2値化され増幅された信号(以下、2値化信号と呼ぶ)は、量子化器9に出力される。
【0014】
量子化器9の入力端は、比較器7と電気的に接続される。量子化器9の出力端は、ΔΣADC回路1の出力ノードON1およびDAC回路11の入力端と電気的に接続される。量子化器9は、比較器7から出力された2値化信号に基づいてデジタル信号を出力する。具体的には、量子化器9は、不図示のクロック生成回路により生成された所定のクロック周波数を有するクロック信号を用いて、2値化信号をデジタル信号に変換する。デジタル信号は、例えば、パルス密度変調(Pulse Density Modulation:以下、PDMと呼ぶ)信号に相当する。このとき、量子化器9は、例えば、Dフリップフロップにより実現される。
【0015】
Dフリップフロップは、PDM信号の生成において、クロック信号における1サンプリング期間に亘って2値化信号を遅延させる。すなわち、PDM信号は、Dフリップフロップにより、入力信号に対して1サンプリング期間に亘って遅延している。PDM信号は、出力ノードON1と、DAC回路11とに出力される。なお、量子化器9を実現する回路は、Dフリップフロップに限定されない。また、量子化器9が、入力信号に対して遅延を生じさせない場合、量子化器9とDAC回路11との間もしくは、DAC回路11の後段に、遅延回路が配置される。
【0016】
DAC回路11の入力端は、量子化器9と電気的に接続される。DAC回路11の出力端は、第1積分器3と第2積分器5と電気的に接続される。DAC回路11は、デジタル信号であるPDM信号をアナログ信号に変換することにより、帰還信号を生成する。帰還信号は、DAC回路11から第1積分器3と第2積分器5とに出力される。なお、第1積分器3の前段に前段積分器が設けられている場合、DAC回路11の出力端は、前段積分器と電気的に接続される。このとき、帰還信号は、前段積分器にも出力される。DAC回路11は、パルス幅変調型、ΔΣ型、抵抗ストリング型、抵抗ラダー型、容量アレイ型、電流出力型など、任意の方式の回路で実現される。
【0017】
なお、1つの前段積分器がΔΣADC回路1に搭載されている場合、1つの前段積分器の入力端は、ΔΣADC回路1の入力ノードIN1と電気的に接続される。1つの前段積分器の他の入力端は、DAC回路11と電気的に接続される。1つの前段積分器の出力端は、第1積分器3と電気的に接続される。
【0018】
また、複数の前段積分器がΔΣADC回路1に搭載されている場合、複数の前段積分器のうち最前段の前段積分器(以下、最前積分器と呼ぶ)の入力端は、ΔΣADC回路1の入力ノードIN1と電気的に接続される。また、最前積分器の他の入力端は、DAC回路11と電気的に接続される。複数の前段積分器のうち最前積分器より後段の前段積分器(以下、後段積分器と呼ぶ)の入力端は、直前の前段積分器の出力端と電気的に接続される。後段積分器の他の入力端は、DAC回路11と電気的に接続される。複数の前段積分器のうち最後段の前段積分器(以下、最後段積分器と呼ぶ)を除く後段積分器の出力端は、後段の前段積分器に電気的に接続される。最後段積分器の出力端は、第1積分器3と電気的に接続される。前段積分器による機能は、第1積分器3と同様なため説明は省略する。
【0019】
以下、説明を具体的にするために、ΔΣADC回路1に搭載された前段積分器は、2つであって、ΔΣADC回路1は、シングルエンド方式であるものとする。なお、ΔΣADC回路1に搭載された前段積分器の数は、2つに限定されず、0乃至任意の自然数で設定可能である。また、ΔΣADC回路1は、シングルエンド方式に限定されず、差動方式であってもよい。
【0020】
また、ΔΣADC回路1は、連続時間型のΔΣADC回路であるものとする。なお、実施形態に係るΔΣADC回路1は、連続時間型に限定されず、例えば、離散時間型であってもよい。また、本ΔΣADC回路1は、パイプライン型ADC、逐次比較(SAR:Successive Approximation Register)型ADC、フラッシュ(並列)型ADCなどの他の手法のADCと組み合わせて用いられてもよい。
【0021】
図2は、2つの前段積分器を有し、連続時間型でシングルエンド方式のΔΣADC回路1の構成の一例を示す図である。図2に示すように、ΔΣADC回路1は、第1前段積分器31と、第2前段積分器32と、第1積分器3と、第2積分器5と、比較器7と、量子化器9と、複数のDAC回路111、112、113、114とを有する。図2に示すΔΣADC回路1において、積分器の数に相当する次数は、4である。
【0022】
なお、図2に示す複数のDAC回路111、112、113、114は、図1に示すように1つのDAC回路11として統合されてもよい。複数のDAC回路111、112、113、114のうち、第1前段積分器31への入力に関するDAC回路111の出力端は、抵抗素子R1の一端と電気的に接続される。抵抗素子R1の他端は、ノードN1と電気的に接続される。キャパシタC1の一端は、接地電位Gに電気的に接続される。キャパシタC1の他端は、ノードN1に電気的に接続される。抵抗素子R2の一端は、ノードN1に電気的に接続される。抵抗素子R2の他端は、第1前段積分器31における差分器S31に電気的に接続される。
【0023】
DAC回路112の出力端は、第2前段積分器32における差分器S32に電気的に接続される。DAC回路113の出力端は、第1積分器3における差分器S3に電気的に接続される。DAC回路114の出力端は、第2積分器5における差分器S5に電気的に接続される。図2に示す比較器7、量子化器9、DAC回路11については上記図1に関する説明と重複するため、説明は省略する。
【0024】
第1前段積分器31は、抵抗素子R31と、加算器A31と、キャパシタC31と、差分器S31と、増幅回路311と、を有する。抵抗素子R31の一端は、ΔΣADC回路1における入力ノードIN1と電気的に接続される。抵抗素子R31の他端は、加算器A31と電気的に接続される。キャパシタC31の一端は、差分器S31と電気的に接続される。キャパシタC31の他端は、ノードN31と電気的に接続される。差分器S31と加算器A31とは電気的に接続される。増幅回路311の入力端は、加算器A31と電気的に接続される。増幅回路311の出力端は、ノードN31と電気的に接続される。
【0025】
差分器S31は、第1前段積分器31における積分結果に相当しキャパシタC31から出力された信号と帰還信号との差分を実行し、当該差分による差分信号を加算器A31に出力する。加算器A31は、ΔΣADC回路1の入力ノードIN1から入力され、抵抗素子R31を通過した信号と当該差分信号とを加算する。増幅回路311は、加算器A31から出力された加算信号を増幅する。増幅回路311からの出力は、ノードN31を介して、キャパシタC31と第2前段積分器32とに出力される。すなわち、第1前段積分器31は、入力ノードIN1から入力された信号と帰還信号とを差分し、差分結果の信号に対して積分を実行する。
【0026】
第2前段積分器32は、抵抗素子R32と、加算器A32と、キャパシタC32と、差分器S32と、増幅回路321と、を有する。抵抗素子R32の一端は、第1前段積分器31におけるノードN31と電気的に接続される。抵抗素子R32の他端は、加算器A32と電気的に接続される。キャパシタC32の一端は、差分器S32と電気的に接続される。キャパシタC32の他端は、ノードN32と電気的に接続される。差分器S32と加算器A32とは電気的に接続される。増幅回路321の入力端は、加算器A32と電気的に接続される。増幅回路321の出力端は、ノードN32と電気的に接続される。
【0027】
差分器S32は、第2前段積分器32における積分結果に相当しキャパシタC32から出力された信号と帰還信号との差分を実行し、当該差分による差分信号を加算器A32に出力する。加算器A32は、ノードN31から入力され、抵抗素子R32を通過した信号と当該差分信号とを加算する。増幅回路321は、加算器A32から出力された加算信号を増幅する。増幅回路321からの出力は、ノードN32を介して、キャパシタC32と第1積分器3とに出力される。すなわち、第2前段積分器32は、ノードN31から入力された信号と帰還信号とを差分し、差分結果の信号に対して積分を実行する。
【0028】
第1積分器3は、抵抗素子R3と、加算器A3と、容量素子(キャパシタ)C3と、差分器S3と、増幅回路30と、を有する。抵抗素子R3の一端は、第2前段積分器32におけるノードN32と電気的に接続される。抵抗素子R3の他端は、加算器A3と電気的に接続される。キャパシタC3の一端は、差分器S3と電気的に接続される。キャパシタC3の他端は、ノードN3と電気的に接続される。差分器S3と加算器A3とは電気的に接続される。増幅回路30の入力端は、加算器A3と電気的に接続される。増幅回路30の出力端は、ノードN3と電気的に接続される。
【0029】
差分器S3は、第1積分器3における積分結果に相当しキャパシタC3から出力された信号と帰還信号との差分を実行し、当該差分による差分信号を加算器A3に出力する。加算器A3は、ノードN32から入力され、抵抗素子R3を通過した信号と当該差分信号とを加算する。増幅回路30は、加算器A3から出力された加算信号を増幅する。増幅回路30からの出力は、ノードN3を介して、キャパシタC3と第2積分器5とに出力される。すなわち、第1積分器3は、ノードN32から入力された入力信号から帰還信号を差分した第1差分信号を積分する。
【0030】
第2積分器5は、抵抗素子R5と、差分器S5と、キャパシタ(容量素子)C5と、を有する。抵抗素子R5の一端は、第1積分器3におけるノードN3と電気的に接続される。抵抗素子R5の他端は、差分器S5と電気的に接続される。キャパシタC5の一端は、ノードN5と電気的に接続される。キャパシタC5の他端は、接地電位Gと電気的に接続される。
(【0031】以降は省略されています)

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