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公開番号2021132249
公報種別公開特許公報(A)
公開日20210909
出願番号2020025185
出願日20200218
発明の名称高周波スイッチ回路
出願人新日本無線株式会社
代理人個人
主分類H03K 17/687 20060101AFI20210813BHJP(基本電子回路)
要約【課題】スイッチング時間の高速化を図ることのできる高周波スイッチ回路を提供する。
【解決手段】バイアス回路100において、高周波入出力端子間31、32に第1のFET1が直列接続されて設けられ、高周波入出力端子31、32のいずれか一方にドレインが接続された第2のFET2が設けられ、そのソースはキャパシタ23を介してグランドに接続され、FET1、2のいずれか一方はデプレッションモードで動作するFETであって、FET1、2は、同一の制御信号入力により各々逆動作可能に構成されてなる高周波スイッチ回路において、キャパシタ23に第1及び第2のFET1,2と異なる極性の第3のFET3が並列接続されて設けられ、第3のFET3は制御信号入力によりキャパシタ23の電荷放電時に導通状態とされる。
【選択図】図1
特許請求の範囲【請求項1】
第1及び第2の高周波入出力端子間に第1の電界効果トランジスタが直列接続されて設けられ、前記第1及び第2の高周波入出力端子のいずれか一方にドレインが接続された第2の電界効果トランジスタが設けられ、当該第2の電界効果トランジスタのソースがキャパシタを介してグランドに接続され、前記第1及び第2の電界効果トランジスタのいずれか一方はデプレッションモードで動作する電界効果トランジスタであって、前記第1及び第2の電界効果トランジスタは、同一の制御信号入力により各々逆動作可能に構成されてなる高周波スイッチ回路において、
前記キャパシタに前記第1及び第2の電界効果トランジスタと異なる極性の第3の電界効果トランジスタが並列接続されて設けられ、当該第3の電界効果トランジスタは前記制御信号入力により前記キャパシタの電荷放電時に導通状態とされるよう構成されてなることを特徴とする高周波スイッチ回路。
続きを表示(約 650 文字)【請求項2】
前記第1及び第2の電界効果トランジスタへ前記制御信号に応じたバイアス電圧を供給するバイアス回路が設けられる一方、前記第1の電界効果トランジスタのドレイン・ソース間には、第1のドレイン・ソース間抵抗器が、前記第2の電界効果トランジスタのドレイン・ソース間には、第2のドレイン・ソース間抵抗器が、それぞれ設けられ、
前記第1及び第2のドレイン・ソース間抵抗器の合成抵抗値は、前記バイアス回路の合成抵抗値より小さく設定されてなることを特徴とする請求項1記載の高周波スイッチ回路。
【請求項3】
前記バイアス回路は、前記第1及び第2の高周波入出力端子のいずれかとグランドとの間に接続されたローサイド側バイアス抵抗器を用いてなることを特徴とする請求項1記載の高周波スイッチ回路。
【請求項4】
前記第1及び第2のドレイン・ソース間抵抗器の合成抵抗値は、前記ローサイド側バイアス抵抗器の抵抗値よりも小さいことを特徴とする請求項3記載の高周波スイッチ回路。
【請求項5】
前記第1及び第2の高周波入出力端子間に第1の電界効果トランジスタと同一極性の電界効果トランジスタが複数直列接続されて設けられると共に、前記第2の電界効果トランジスタのソースと前記キャパシタとの間に、前記第2の電界効果トランジスタと同一極性の電界効果トランジスタが複数直列接続されて設けられてなることを特徴とする請求項1乃至請求項4いずれか記載の高周波スイッチ回路。

発明の詳細な説明【技術分野】
【0001】
本発明は、無線通信機器に用いられる高周波スイッチ回路に係り、特に、スイッチング時間の高速化を図ったものに関する。
続きを表示(約 7,200 文字)【背景技術】
【0002】
従来、高周波信号の切り替えを行う半導体高周波スイッチ回路は、GaAs等化合物半導体を用いた電界効果トランジスタであるMESFET(Metal-Semiconductor Field Effect Transistor)、HEMT(High Electron Mobility Transistor)等や、SOI(Silicon on Insulator)基板を用いたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)により構成されたものがよく知られている。
かかる半導体高周波スイッチ回路は、その使用条件などに応じて、挿入損失、アイソレーション、ハンドリングパワー、歪特性等の電気的特性について、好適な特性、レベルであることが所望される。
【0003】
図10には、従来の高周波スイッチ回路の一例が示されており、以下、同図を参照しつつ、従来回路について説明する。
この従来回路は、1つの制御信号によってSPDT(Single Pole Double Throw)スイッチの経路切り替えを可能に構成されたものである。すなわち、従来回路は、高周波スイッチ用の第1の電界効果トランジスタ(以下「スイッチFET」と称すると共に、図10においては「M1」と表記)と、短絡用の第2の電界効果トランジスタ(以下「短絡FET」と称すると共に、図10においては「M2」と表記)とを主たる構成要素として構成されている。
【0004】
この従来回路において、スイッチFET(M1)にはデプレッションモードのFETが、短絡FET(M2)にはエンハンスメントモードのFETが、それぞれ用いられている。
スイッチFET(M1)は、第1の高周波入出力端子T1と第2の高周波入出力端子T2間に直列に設けられて、第1及び第2の高周波入出力端子T1,T2間の高周波信号の通過、遮断を制御可能としている。
短絡FET(M2)は、スイッチFET(M1)のソースとグランドとを短絡可能に設けられて、スイッチFET(M1)がオフ状態の際のアイソレーション向上を可能としている。
【0005】
かかる従来回路において、制御信号入力端子Tcntに正の電圧VDDが印加されると、スイッチFET(M1)及び短絡EFT(M2)のドレイン、ソースは、バイアス抵抗器R1,R2によって分圧された電圧が印加される。
なお、図11には、制御信号入力端子Tcntに正の電圧VDDが印加された状態の回路図が示されている。
この際、スイッチFET(M1)は、ゲートがグランド電位のため、ゲート・ソース間電圧Vgsとしきい値電圧Vthは、Vgs<Vthの関係となり、スイッチFET(M1)はオフ状態となる。
【0006】
一方、短絡FET(M2)は、ゲートにVDDが印加されることで、Vgs>Vthとなるためオン状態となる。
したがって、第1及び第2の高周波入出力端子T1,T2間は、オフ状態のスイッチFET(M1)と、スイッチFET(M1)とグランドとの間に設けられたオン状態の短絡FET(M2)とにより高周波信号が遮断される。
【0007】
次に、制御信号入力端子Tcntにグランド電位が印加されると、スイッチFET(M1)及び短絡FET(M2)のドレイン、ソースは、バイアス抵抗器R1,R2によってグランド電位となる。なお、図12には、制御信号入力端子Tcntがグランド電位とされた状態の回路図が示されている。
このとき、スイッチFET(M1)は、ゲートがグランド電位となるため、Vgs=0>Vthとなりオン状態となる。
【0008】
一方、短絡FET(M2)は、ゲートにグランド電位が印加されるため、Vgs=0<Vthとなりオフ状態となる。
したがって、第1及び第2の高周波入出力端子T1,T2間は、オン状態のスイッチFET(M1)と、このスイッチFET(M1)とグランドとの間に接続されたオフ状態の短絡FET(M2)により高周波信号の通過状態となる。
【0009】
図13には、高周波信号の遮断状態(図11)から通過状態(図12)への過渡状態におけるDCデカップリングキャパシタC1〜C3の充放電経路を示した回路図が示されており、以下、同図を参照しつつ、DCデカップリングキャパシタC1〜C3の充放電経路について説明する。
まず、高周波信号の遮断状態においては、先に述べたように制御信号入力端子Tcntに印加された電圧VDDによりバイアス抵抗器R1を介して、DCデカップリングキャパシタC1〜C3に電荷が充電される。
【0010】
次いで、高周波信号の通過状態とするために制御信号入力端子Tcntにグランド電位が印加されると、DCデカップリングキャパシタC1〜C3の電荷が、スイッチFET(M1)のドレイン・ソース間抵抗器Rdsd及び短絡FET(M2)のドレイン・ソース間抵抗器Rdse、並びに、バイアス抵抗器R1,R2を介して放電されることとなる(図13の点線矢印参照)。放電が促進されてスイッチFET(M1)のゲート・ソース間電圧Vgsがしきい値電圧Vthに対して、Vgs>Vthの関係となると、スイッチFET(M1)がオン状態となり高周波信号の通過状態となる。
この種の従来回路としては、例えば特許文献1等に開示されたものがある。
【0011】
なお、スイッチFET(M1)にJEFT(Junction Field Effect Transistor)を用いた場合、ゲートからドレイン、ソースへ電流が流れるため、バイアス抵抗器R1(図10参照)を省略した構成を採ることが可能となり、図14にはその回路構成例が示されている。
【先行技術文献】
【特許文献】
【0012】
特開2011−259236号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
しかしながら、上述の従来回路において、バイアス抵抗器R1,R2は、高周波信号の漏洩を抑圧する観点からその抵抗値を可能な範囲で大きく設定する必要がある。そのため、場合によってはキャパシタの放電時間が長くなり、経路の切り替えに時間を要するものとなってしまい、所望するスイッチング時間の確保が難しくなるという問題がある。
【0014】
本発明は、上記実状に鑑みてなされたもので、スイッチング時間の高速化を図ることのできる高周波スイッチ回路を提供するものである。
【課題を解決するための手段】
【0015】
上記本発明の目的を達成するため、本発明に係る高周波スイッチ回路は、
第1及び第2の高周波入出力端子間に第1の電界効果トランジスタが直列接続されて設けられ、前記第1及び第2の高周波入出力端子のいずれか一方にドレインが接続された第2の電界効果トランジスタが設けられ、当該第2の電界効果トランジスタのソースがキャパシタを介してグランドに接続され、前記第1及び第2の電界効果トランジスタのいずれか一方はデプレッションモードで動作する電界効果トランジスタであって、前記第1及び第2の電界効果トランジスタは、同一の制御信号入力により各々逆動作可能に構成されてなる高周波スイッチ回路において、
前記キャパシタに前記第1及び第2の電界効果トランジスタと異なる極性の第3の電界効果トランジスタが並列接続されて設けられ、当該第3の電界効果トランジスタは前記制御信号入力により前記キャパシタの電荷放電時に導通状態とされるよう構成されてなるものである。
【発明の効果】
【0016】
本発明によれば、高周波入出力端子とグランドとの間の経路に直列に設けられたDCデカップリングキャパシタを、その放電時に強制的に短絡できるよう構成したので、放電時間が確実に短縮され、スイッチング時間の高速化が図られた高周波スイッチ回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【0017】
本発明の実施の形態における高周波スイッチ回路の第1の回路構成例を示す回路図である。
第1の回路構成例において高周波信号の遮断状態から通過状態へ遷移する際の電荷の流れを説明する回路図である。
本発明の実施の形態における高周波スイッチ回路の第2の回路構成例を示す回路図である。
本発明の実施の形態における高周波スイッチ回路の第3の回路構成例を示す回路図である。
本発明の実施の形態における高周波スイッチ回路の第4の回路構成例を示す回路図である。
第1の回路構成例における状態遷移時の高周波信号の通過特性例を、従来回路の通過特性例と共に示す特性線図であって、図6(a)は従来回路における通過特性を示す特性線図、図6(b)は第1の回路構成例の通過特特性を示す特性線図である。
第1の回路構成例において制御信号の変化に対するデプレッションモードFETのドレイン電圧の変化特性を従来回路における対応するFETのドレイン電圧の変化特性と共に示す特性線図である。
第2の回路構成例における状態遷移時の高周波信号の通過特性を、従来回路の通過特性と共に示す特性線図であって、図8(a)は従来回路における通過特性を示す特性線図、図8(b)は第2の回路構成例の通過特特性を示す特性線図である。
第2の回路構成例において制御信号の変化に対するデプレッションモードFETのドレイン電圧の変化特性を従来回路における対応するFETのドレイン電圧の変化特性と共に示す特性線図である。
従来の高周波スイッチ回路の一例を示す回路図である。
図10に示された従来回路が信号遮断時における回路動作を示す回路図である。
図10に示された従来回路が信号通過時における回路動作を示す回路図である。
図10に示された従来回路が信号遮断状態から信号通過状態へ遷移する際のキャパシタの放電経路を示す回路図である。
従来の高周波スイッチ回路の他の構成例を示す回路図である。
【発明を実施するための形態】
【0018】
以下、本発明の実施の形態について、図1乃至図9を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波スイッチ回路の第1の回路構成例について、図1を参照しつつ説明する。
この高周波スイッチ回路は、3つの電界効果トランジスタ(以下、「FET」と称する)、すなわち、第1のFET(図1においては「FET1」と表記)1、第2のFET(図1においては「FET2」と表記)2及び第3のFET(図1においては「FET3」と表記)3を主たる構成要素として、SPST(単極単投)スイッチが構成されたものである。
【0019】
本発明の実施の形態において、高周波スイッチとしての第1のFET1には、デプレッションモードのN型のFETが、短絡スイッチとしての第2のFET2には、エンハンスメントモードのN型のFETが、放電スイッチとしての第3のFET3には、エンハンスメントモードで第1のFET1とは極性の異なるP型のFETが、それぞれ用いられている。
なお、良く知られているように制御信号入力端子33へ印加する電圧のバイアス条件を変えて、N型とP型の関係を反転させても本質的に同様な回路が実現できることは勿論である。
【0020】
以下、具体的な回路構成について説明する。
第1のFET1は、ドレインが第1のDCデカップリングキャパシタ(図1においては「C1」と表記)21を介して第1の高周波入出力端子(図1においては「T1」と表記)31に接続される一方、ソースが第2のDCデカップリングキャパシタ(図1においては「C2」と表記)22を介して第2の高周波入出力端子(図1においては「T2」と表記)32に接続されている。
また、第1のFET1のゲートは、第1のゲート抵抗器(図1においては「Rg1」と表記)12を介してグランドに接続されている。さらに、第1のFET1のドレイン・ソース間には、第1のドレイン・ソース間抵抗器(図1においては「Rds1」と表記)11が接続されている。
【0021】
第2のFET2のドレインは、第1のFET1のソースに接続される一方、第2のFET2のソースは、第3のDCデカップリングキャパシタ(図1においては「C3」と表記)23を介してグランドに接続されている。
第2のFET2のドレイン・ソース間には、第2のドレイン・ソース間抵抗器(図1においては「Rds2」と表記)17が接続されている。
さらに、第2のFET2のゲートは、第2のゲート抵抗器(図1においては「Rg2」と表記)13を介して制御信号入力端子(図1においては「Tcnt」と表記)33に接続されている。
【0022】
第3のFET3は、第3のDCデカップリングキャパシタ23と並列接続されて設けられ、第3のFET3のゲートは、第3のゲート抵抗器(図1においては「Rg3」と表記)16を介して制御信号入力端子33に接続されている。
【0023】
また、制御信号入力端子33とグランドとの間には、制御信号入力端子33側から第1のバイアス抵抗器(図1においては「Rb1」と表記)14と第2のバイアス抵抗器(図1においては「Rb2」と表記)15が直列接続されて設けられている。
【0024】
そして、第1のバイアス抵抗器14と第2のバイアス抵抗器15の相互の接続点は、第1のFET1のソースと第2のDCデカップリングキャパシタ22の相互の接続点に接続されている。
これら第1及び第2のバイアス抵抗器14,15によりバイアス回路100が構成されている。そして、第1及び第2のバイアス抵抗器14,15の分圧電圧が第1及び第2のFET1,2のバイアス電圧として供給されるようになっている。
なお、第1及び第2のドレイン・ソース間抵抗器11,17を直列接続とした合成抵抗値は、バイアス回路100の抵抗値、すなわち、第1のバイアス抵抗器14と第2のバイアス抵抗器15を並列接続とした合成抵抗値より小さく設定するのが好適である。
【0025】
次に、かかる構成における動作について説明する。
まず、制御信号入力端子33に正の電圧VDDが印加されると、第1及び第2のバイアス抵抗器14,15を介して第1及び第2のDCデカップリングキャパシタ21,22が充電され、第1のFET1のソース電圧VS1が上昇する。第1のFET1のゲートは、第1のゲート抵抗器12を介してグランドに接続されているため、第1のFET1のゲート・ソース間電圧Vgsは−VS1となる。
【0026】
第1のFET1のしきい値電圧をVthnとすると、このしきい値電圧Vthnと第1のFET1のゲート・ソース間電圧−VS1が、Vthn≧−VS1の関係となったときに、第1のFET1はオフ状態となり、第1及び第2の高周波入出力端子31,32間は遮断されることとなる。
【0027】
一方、第2及び第3のFET2,3のゲート電圧は共にVDDとなるため、第2のFET2は第1のFET1と逆動作、すなわちオン状態となり、第3のFET3はオフ状態となる。
したがって、高周波入出力端子31,32間は、オフ状態の第1のFET1とオン状態の第2のFET2により高周波信号が確実に遮断されることとなる。
【0028】
次に、制御信号入力端子33にグランド電位が印加されると、第1のFET1がオン状態となる一方、第2のFET2はオフ状態となる。さらに、第3のFET3がオン状態となる。
したがって、DCデカップリングキャパシタ21〜23に蓄積された電荷は、従来同様第1及び第2のバイアス抵抗器14,15を介して放電されると共に、さらにオン状態の第3のFET3を介しても放電されることとなる。
【0029】
図2には、DCデカップリングキャパシタ21〜23の放電時の電流の方向が示されている。
すなわち、図2において、点線の矢印線は従来同様の放電電流の流れを、二点鎖線の矢印線は本発明による放電電流の流れを、それぞれ表している。
【0030】
本発明の実施の形態においては、第3のFET3によって、従来回路と異なり、より低い抵抗値での放電経路が確保されるため、第1のFET1のスイッチング時間のさらなる高速化が図られるものとなっている。
(【0031】以降は省略されています)

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