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公開番号2021132129
公報種別公開特許公報(A)
公開日20210909
出願番号2020026918
出願日20200220
発明の名称半導体集積回路
出願人新日本無線株式会社
代理人個人
主分類H01L 27/06 20060101AFI20210813BHJP(基本的電気素子)
要約【課題】小型で、十分なESD耐量を備えた半導体集積回路を提供する。
【解決手段】半導体集積回路は、ソース領域を相互に接続した少なくとも1対のP型MOSFETを備える。P型MOSFETのソース領域とゲート電極とを相互に接続し、ドレイン領域の一方を出力回路の出力端子とし、ドレイン領域の他方をグランドに接続する。また相互に接続されたソース領域とゲート電極をN型MOSFETのドレイン領域に接続し、N型MOSFETのソース領域をグランドに接続し、N型MOSFETのゲート電極を出力回路の入力端子とする
【選択図】図2
特許請求の範囲【請求項1】
P型半導体基板上のN型半導体層の表面に形成されたP型MOSFETと、N型MOSFETとで構成された出力回路を備えた半導体集積回路において、
ソース領域を相互に接続した少なくとも1対のP型MOSFETを備え、
該P型MOSFETの前記ソース領域とゲート電極とを相互に接続し、ドレイン領域の一方を前記出力回路の出力端子とし、前記ドレイン領域の他方をグランドに接続し、
相互に接続された前記ソース領域と前記ゲート電極を前記N型MOSFETのドレイン領域に接続し、前記N型MOSFETのソース領域を前記グランドに接続し、
前記N型MOSFETのゲート電極を前記出力回路の入力端子とすることを特徴とする半導体集積回路。
続きを表示(約 240 文字)【請求項2】
請求項1記載の半導体集積回路において、
前記P型半導体基板と前記N型半導体層とで第1の寄生ダイオードと第2の寄生ダイオードを形成し、
前記第1の寄生ダイオードのカソードを前記P型MOSFETのドレイン領域に接続し、前記第1の寄生ダイオードのアノードを前記グランドに接続し、
前記第2の寄生ダイオードのカソードを前記N型MOSFETのソース領域に接続し、前記第2の寄生ダイオードのアノードを前記グランドに接続することを特徴とする半導体集積回路。

発明の詳細な説明【技術分野】
【0001】
本発明は半導体集積回路に関し、特に静電気破壊(ESD)耐量を向上させた出力回路を備える半導体集積回路に関する。
続きを表示(約 6,000 文字)【背景技術】
【0002】
有線ネットワークにより電子機器等を相互に接続することを可能とする半導体集積回路では、ネットワークケーブルと接続する出力回路の出力端子に高いESD耐量が求められている。例えば、特許文献1には出力端子に接続するN型DMOSFET(Double Diffused MOSFET)と逆流防止ダイオードとして機能するN型DMOSFETを同一アイランド内に形成して双方向サイリスタとして動作させることでESD耐量を向上させた半導体集積回路が開示されている。
【0003】
ところで一般的に、N型DMOSFETのESD耐量はP型DMOSFETのESD耐量より小さいことが知られている。そこで、所望のESD耐量のN型DMOSFET得るためには使用する素子数を増やさなければならなかった。
【先行技術文献】
【特許文献】
【0004】
特許第6255421号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
従来提案されているESD耐量を向上させた半導体集積回路は、N型DMOSFETの構造を利用した双方向サイリスタとして動作させる構成となっているため、保持電圧が電源電圧より低くなってしまい通常動作中にサージ電圧が印加した場合にラッチアップして回路が破壊してしまうという問題があった。また、N型DMOSFETにより十分なESD耐量を得るためには素子数を増やす必要があり占有面積の増大を招いてしまうという問題があった。本発明はこのような実状に鑑み、小型で、十分なESD耐量を備えた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するため、本願請求項1に係る発明は、P型半導体基板上のN型半導体層の表面に形成されたP型MOSFETと、N型MOSFETとで構成された出力回路を備えた半導体集積回路において、ソース領域を相互に接続した少なくとも1対のP型MOSFETを備え、該P型MOSFETの前記ソース領域とゲート電極とを相互に接続し、ドレイン領域の一方を前記出力回路の出力端子とし、前記ドレイン領域の他方をグランドに接続し、相互に接続された前記ソース領域と前記ゲート電極を前記N型MOSFETのドレイン領域に接続し、前記N型MOSFETのソース領域を前記グランドに接続し、前記N型MOSFETのゲート電極を前記出力回路の入力端子とすることを特徴とする。
【0007】
本願請求項2に係る発明は、請求項1記載の半導体集積回路において、前記P型半導体基板と前記N型半導体層とで第1の寄生ダイオードと第2の寄生ダイオードを形成し、前記第1の寄生ダイオードのカソードを前記P型MOSFETのドレイン領域に接続し、前記第1の寄生ダイオードのアノードを前記グランドに接続し、前記第2の寄生ダイオードのカソードを前記N型MOSFETのソース領域に接続し、前記第2の寄生ダイオードのアノードを前記グランドに接続することを特徴とする。
【発明の効果】
【0008】
本発明の半導体集積回路は、ESD耐量の大きいP型MOSFETによりESD保護素子を構成するため、N型MOSFETによりESD保護素子を形成する場合と比較して、使用する素子数を少なくすることができ、占有面積を小さくすることができる。
【0009】
また本発明の半導体集積回路では、N型MOSFETに出力電流の最大値が流れることがないので、N型MOSFETの面積を低減することができ、占有面積を小さくすることができる。
【0010】
また、出力端子に正、負いずれのESDサージ電圧が印加した場合においても、高いESD耐量を備えた出力トランジスタを備えた半導体集積回路とすることが可能となる。
【0011】
さらに本発明の半導体集積回路は、出力端子にグランド電位より低い電位が印加した場合であっても半導体集積回路を破損から保護することができ、有線ネットワークの出力回路として好適である。
【図面の簡単な説明】
【0012】
本発明の実施例の半導体集積回路の説明図である。
本発明の実施例の半導体集積回路の等価回路図である。
本発明の実施例の半導体集積回路の動作を説明する図である。
【発明を実施するための形態】
【0013】
本発明の半導体集積回路は、ESD耐量を向上させた出力回路を備えた構成となっている。以下、本発明の実施例について説明する。
【実施例】
【0014】
図1は本発明の半導体集積回路の出力回路の断面構造を示し、図2は内部回路に接続する本発明の半導体集積回路の出力回路の等価回路を示している。図1および図2に示す出力回路は、P型MOSFETとN型MOSFETにより構成している。P型MOSFET形成領域には、ソース領域を挟んで両側にゲート電極とドレイン領域がそれぞれ配置された複数のP型MOSFETの組が複数組配置されている。
【0015】
図1に示す例では、シリコンからなるP型基板1上に、N型埋込層2およびN型エピタキシャル層3が形成されている。P型MOSFET形成領域のN型エピタキシャル層3の表面には、P型領域からなるPウエル1〜Pウエル4と、N型領域からなるNウエル1〜Nウエル3が形成されている。例えば、Nウエル1がソース領域となり、隣接するPウエル1がドレイン領域となる。ソース領域(Nウエル1)とドレイン領域(Pウエル1)の間にはゲート酸化膜を介してゲート電極G1が配置され、P型DMOSFETからなるトランジスタMP1が形成される。一方ソース領域(Nウエル1)とドレイン領域(Pウエル2)の間にもゲート酸化膜を介してゲート電極G2が配置され、P型DMOSFETからなるトランジスタMP2が形成される。この2個のP型DMOSFETが1対のP型MOSFETに相当する。
【0016】
同様に、ソース領域(Nウエル2)とドレイン領域(Pウエル2)の間にはゲート酸化膜を介してゲート電極G4が配置され、P型DMOSFETからなるトランジスタMP4となる。一方ソース領域(Nウエル2)とドレイン領域(Pウエル3)の間にもゲート酸化膜を介してゲート電極G3が配置され、P型DNOSFETからなるトランジスタMP3が形成されている。この2個のP型DMOSFETも別の1対のP型MOSFETに相当する。
【0017】
さらに同様の構造を繰り返し構成することで、ソース領域(Nウエル3)とドレイン領域(Pウエル3)の間にはゲート酸化膜を介してゲート電極G5が配置され、P型DMOSFETからなるトランジスタが形成される。一方ソース領域(Nウエル3)とドレイン領域(Pウエル4)の間にもゲート酸化膜を介してゲート電極G6が配置され、P型DMOSFETからなるトランジスタが形成される。この2個のP型DMOSFETも1対のP型MOSFETを構成し、トランジスタMP1とトランジスタMP2と同様の構造となる。図示は省略するが、さらにトランジスタMP4とトランジスタMP3と同様の構成を形成することができる。このように1対のP型MOSFETの数を増やすことによって必要なESD耐量のESD保護素子を配置ことができる。図1では、ソース領域およびドレイン領域にはそれぞれに接続する電極構造も図示している。
【0018】
図1に示す本発明の半導体集積回路では、ソース領域とゲート電極は相互に接続している。また図1に示す例では、1対のP型MOSFETのうち、一方のドレイン領域(Pウエル1およびPウエル3)が出力端子OUTに接続し、他方のドレイン領域(Pウエル2およびPウエル4)がグランドGNDに接続している。このような構造とすることで、図2に示すようにP型MOSFET対を複数組形成することが可能となる。
【0019】
一方、N型MOSFET形成領域は、先に説明したP型MOSFET形成領域とは別のアイランドのN型エピタキシャル層上に、ソース領域(Pウエル5)とドレイン領域(Nウエル4)の間にゲート酸化膜を介してゲート電極G7が配置されたN型のトランジスタMN1が形成されている。このトランジスタMN1のゲート電極に図示しない内部回路からの信号が入力し、ソース領域をグランドに、ドレイン領域をトランジスタMP1等のソース領域およびゲート電極に接続することで、図2に示す出力回路を形成することができる。なお、このN型MOSFETは、後述するようにP型MOSFETより高い耐圧とする必要があり、DMOSFETとするのが好ましい。
【0020】
図1に示すような配置とすることで、各MOSFETのソース領域とドレイン領域の間には、ボディダイオードが形成され、P型基板1とN型埋込層2との間には、寄生トランジスタPD1〜PDXが形成される。
【0021】
このような構造の出力回路は、通常状態では次のように動作する。出力端子OUTと図示しない電源との間には、図示しないプルアップ抵抗が接続されており、出力端子OUTはプルアップ抵抗によって所定の電源電圧にプルアップされているものとする。
【0022】
まず、内部回路から出力回路の入力端子INにLowレベルの信号が入力する場合について説明する。図2に示すトランジスタMP1とトランジスタMP2のトランジスタ対は、図3に示すようにPNPトランジスタQ1と等価となる。トランジスタMP3とトランジスタMP4のトランジスタ対、トランジスタMPnとトランジスタMPmのトランジスタ対も同様である。以下の説明はトランジスタMP1とトランジスタMP2のトランジスタ対からなるPNPトランジスタQ1を例にとり説明する。図3に示すように、PNPトランジスタQ1はエミッタが出力端子OUTに接続し、コレクタがグランドGNDに接続し、ベースがトランジスタMN1のドレインに接続する構成となる。
【0023】
Lowレベルの信号がゲート電極に入力したトランジスタMN1はOFF状態となり、ドレイン、ソース間の電流経路は遮断される。これによりPNPトランジスタQ1はベース端子を開放した状態となり、エミッタ、コレクタ間の電流経路は遮断され、PNPトランジスタQ1のエミッタ電位、すなわち出力端子OUTの電位は、プルアップ抵抗が接続された電源電圧にほぼ等しい電圧となる。
【0024】
一方Highレベルの信号がゲート電極に入力したトランジスタMN1はON状態となり、ドレイン、ソース間は低抵抗となりトランジスタMN1のドレイン端子の電位は、GND電位付近の電位となる。トランジスタMN1のドレイン端子はPNPトランジスタQ1のベース端子に接続されているので、PNPトランジスタQ1のエミッタ、ベース間は順方向にバイアスされ、PNPトランジスタQ1はON状態となり、図示しない電源と出力端子OUT間に接続されたプルアップ抵抗に電流が流れて電圧降下し、出力端子OUTの電位が低下する。
【0025】
この出力端子OUTの電位は、PNPトランジスタQ1のエミッタ、ベース間電圧にPNPトランジスタQ1のベース電流とトランジスタMN1のオン抵抗の積を加えた値になる。つまり、PNPトランジスタQ1のエミッタ、コレクタ間電圧は、エミッタ、ベース間電圧より低くなることはないので、PNPトランジスタQ1は活性領域で動作し、PNPトランジスタQ1のエミッタ電流の大部分はコレクタを経由してグランドに流れる。
【0026】
このように動作する出力回路では、トランジスタMN1のサイズは、出力回路に流れる出力電流の最大値により決まるサイズより小さくすることができる。すなわち、PNPトランジスタQ1のコレクタ、エミッタ間に出力回路の出力電流の最大値が流れた場合のベース電流に相当する電流がトランジスタMN1のソース、ドレイン間に流れることとなり、トランジスタMN1のサイズを縮小することができる。例えば、出力電流の最大値が0.1Aとすると、トランジスタMN1に流れる電流は0.02A程度となる。0.1Aの電流を流すことができるトランジスタMN1のゲート幅を2000μmとすると、本実施例の半導体集積回路ではゲート幅を400μmに抑えることが可能となる。
【0027】
次に出力端子OUTのESD保護について説明する。まず、グランドを基準として正のESDが印加した場合について説明する。図2に示すように、トランジスタMP1のボディダイオードは順方向にバイアスされ、ESDサージ電流は出力端子OUTからトランジスタMP1のボディダイオードを経由してトランジスタMN1のドレイン端子とトランジスタMP1のソース端子およびゲート端子との節点(N12)に達する。
【0028】
ESDサージ電流は、トランジスタMN1またはトランジスタMP2のいずれかを経由してグランド端子GNDに達することになる。ここで、トランジスタMN1の耐圧をトランジスタMP2の耐圧より高くなるようにするとトランジスタMP2が電流経路となり、ESDサージ電流はトランジスタMP2を経由してグランドに達し、正のESD保護が可能となる。
【0029】
特に本発明は、P型DMOSFETでトランジスタMP2を構成するため、耐圧とスナップバック後の保持電圧が同程度となることから、電源電圧より高い耐圧のP型DMOSFETを選択することで、十分なESD保護が可能となる。
【0030】
次に、グランドを基準として負のESDが印加した場合について説明する。この場合、グランドより出力端子OUTの電位が低いため、グランドから節点N12までは、トランジスタMN1のボディダイオードとトランジスタMP2のボディダイオード、さらに寄生ダイオードPD1および寄生ダイオードPD2により経路ができ、節点N12と出力端子OUTとの間は、トランジスタMP1が保護素子として機能してESDサージ電流が流れることになる。
(【0031】以降は省略されています)

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