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公開番号2021101456
公報種別公開特許公報(A)
公開日20210708
出願番号2019233133
出願日20191224
発明の名称静電保護回路及び半導体装置
出願人エイブリック株式会社
代理人
主分類H01L 21/822 20060101AFI20210611BHJP(基本的電気素子)
要約【課題】高温において信号端子の入力電流が増加する量を少なくすることが可能な静電保護回路及び半導体装置を提供する。
【解決手段】アノードが信号端子に接続された第一ダイオードと、カソードが第一ダイオードのカソードに接続されアノードがGND端子に接続された第二ダイオードと、第一ダイオードと並列に接続されたディプリーション型のMOSトランジスタとを備えたことを特徴とする。
【選択図】図1
特許請求の範囲【請求項1】
半導体装置の信号端子の静電保護回路であって、
アノードが前記信号端子に接続された第一ダイオードと、
カソードが前記第一ダイオードのカソードに接続され、アノードがGND端子に接続された第二ダイオードと、
前記第一ダイオードと並列に接続されたディプリーション型のMOSトランジスタと、
を備えたことを特徴とする静電保護回路。
続きを表示(約 500 文字)【請求項2】
前記ディプリーション型のMOSトランジスタは、
ドレインが内部回路に接続され、ゲートとソースとバルクが前記第一ダイオードのカソードに接続されたpMOSトランジスタである、
ことを特徴とする請求項1に記載の静電保護回路。
【請求項3】
前記pMOSトランジスタのソースと前記第一ダイオードのカソードの間に抵抗が接続された
ことを特徴とする請求項2に記載の静電保護回路。
【請求項4】
前記ディプリーション型のMOSトランジスタは、
ゲートとソースとバルクが内部回路に接続され、ドレインが前記第一ダイオードのカソードに接続されたnMOSトランジスタである、
ことを特徴とする請求項1に記載の静電保護回路。
【請求項5】
前記nMOSトランジスタのソースと前記内部回路の間に抵抗が接続された
ことを特徴とする請求項4に記載の静電保護回路。
【請求項6】
前記信号端子と前記内部回路の間に請求項1から5のいずれかに記載の静電保護回路を備えた
ことを特徴とする半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置の静電保護回路に関する。
続きを表示(約 4,100 文字)【背景技術】
【0002】
従来の半導体装置の静電保護回路は、エミッタ端子が信号端子に接続され、コレクタ端子がGND端子に接続されたPNPトランジスタからなる。このように構成した静電保護回路を備えた半導体装置は、信号端子がGND端子の電位以下に低下した場合でも、動作上の問題は起らない。(例えば、特許文献1参照)
【先行技術文献】
【特許文献】
【0003】
特開2000−223499号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
図6に示すように、静電保護回路60の静電保護用のPNPトランジスタ(実線で示す)は、CMOSプロセスで製造する場合、ベースをNwellで構成するのが一般的である。このように構成されたPNPトランジスタは、P型領域61がアノードでNwellがカソードのダイオードD1と、P型領域62がアノードでNwellがカソードのダイオードD2の直列接続と見なせる。また、ダイオードD1のアノード、Nwell、Psubは寄生PNPトランジスタ(破線で示す)のエミッタ、ベース、コレクタと見なせる。
【0005】
しかしながら、高温になるとダイオードD2のリーク電流がダイオードD1を介して流れる。寄生PNPトランジスタは、その電流増幅率でリーク電流を増幅したコレクタ電流を流す。従って、従来の静電保護回路は、高温になると寄生PNPトランジスタのコレクタ電流が信号端子からGND端子に流れるため、信号端子の入力電流が増大してしまうという課題がある。
【0006】
本発明は上記課題に鑑みてなされ、高温おいて信号端子の入力電流の増加する量が少ない静電保護回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の静電保護回路は、アノードが信号端子に接続された第一ダイオードと、カソードが第一ダイオードのカソードに接続されアノードがGND端子に接続された第二ダイオードと、第一ダイオードと並列に接続されたディプリーション型のMOSトランジスタと、を備えたことを特徴とする。
また、本発明の半導体装置は、信号端子と内部回路の間に上記の静電保護回路を備えたことを特徴とする。
【発明の効果】
【0008】
本発明の静電保護回路によれば、第一ダイオードと並列にディプリーション型のMOSトランジスタを設けたので、高温おいて信号端子の入力電流の増加する量が少ない静電保護回路及び半導体装置を提供することが可能である。
【図面の簡単な説明】
【0009】
第一の実施形態の静電保護回路を備えた半導体装置を示す回路図である。
第一の実施形態の静電保護回路の他の例を示す回路図である。
第二の実施形態の静電保護回路を備えた半導体装置を示す回路図である。
第二の実施形態の静電保護回路の他の例を示す回路図である。
第一の実施形態の静電保護回路の他の例を示す回路図である。
従来の静電保護回路を示す半導体装置の断面図である。
【発明を実施するための形態】
【0010】
以下、本発明の実施形態について図面を参照して説明する。本発明の半導体装置は、信号を入出力する信号端子と、信号端子に接続された内部回路と、信号端子と内部回路の間に設けられた静電保護回路を有している。半導体装置の内部回路については、詳細な説明は省略する。
【0011】
<第一の実施形態>
図1は、第一の実施形態の静電保護回路を備えた半導体装置を示す回路図である。
【0012】
半導体装置100は、静電保護回路10と内部回路40を備えている。静電保護回路10は、ダイオード11、12と、ディプリーション型のpチャネル型MOSトランジスタ(以降pMOSトランジスタ)13と、抵抗14を備えている。抵抗14は、内部回路40のトランジスタのゲート保護抵抗である。
【0013】
ダイオード11は、アノードが信号端子に接続され、カソードがダイオード12のカソードに接続されている。ダイオード12のアノードは、GND端子に接続されている。pMOSトランジスタ13は、ドレインが内部回路40に接続され、ゲートとソースとバルクがダイオード11のカソードに接続されている。抵抗14は、ダイオード11のアノードとpMOSトランジスタ13のドレインの間に接続されている。
【0014】
次に、第一の実施形態の静電保護回路10の動作について説明する。なお、静電保護回路10において、ダイオード11のアノードとカソード及びPsubとで寄生PNPトランジスタが構成されることは従来技術と同様である。
【0015】
<信号端子の電圧がGND端子の電圧より高い定常状態>
pMOSトランジスタ13は、ゲートがソースと接続されているが、ディプリーション型のためドレイン−ソース間にチャネルが存在する。ダイオード12の流すリーク電流よりもpMOSトランジスタ13の電流供給能力が十分大きければ、pMOSトランジスタ13のオン抵抗による電圧降下は0Vに近くなる。このため、ダイオード12のリーク電流のほとんどがpMOSトランジスタ13を流れ、ダイオード11には電流が流れない。従って、寄生PNPトランジスタに電流が流れないため、信号端子に流れる電流を小さく抑えることができる。
【0016】
<信号端子の電圧がGND端子の電圧より低い逆接続状態>
pMOSトランジスタ13は、オーバードライブ電圧が|VTPD|(しきい値電圧)の定電流源として動作する。GND端子からダイオード12とpMOSトランジスタ13を介して信号端子に逆流電流が流れるが、pMOSトランジスタ13によって許容可能な電流に抑制することが可能である。従って、ダイオード11と並列にpMOSトランジスタ13を接続しても、逆接続状態においても半導体装置の動作に問題が生じることはない。
【0017】
以上説明したように、本実施形態の静電保護回路10は、ダイオード11と並列にpMOSトランジスタ13を備えたことによって、高温において寄生トランジスタに電流が流れることが無いので、信号端子の入力電流の増加する量を少なくすることが出来る。
【0018】
尚、pMOSトランジスタ13は、図2に示すように接続したディプリーション型のnチャネル型MOSトランジスタ23に置き換えても同様の効果を得ることが可能である。
【0019】
<第二の実施形態>
図3は、第二の実施形態の静電保護回路を備えた半導体装置を示す回路図である。
【0020】
図3の静電保護回路20は、図1の静電保護回路10に対して抵抗15を備えている。なお、図1に示す静電保護回路10と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【0021】
<信号端子の電圧がGND端子の電圧より高い定常状態>
pMOSトランジスタ13のソースとダイオード12のカソードに間に抵抗15が接続されている。抵抗15の抵抗値を十分小さくすれば、図1の静電保護回路10と同様の動作が可能である。
【0022】
<信号端子の電圧がGND端子の電圧より低い逆接続状態>
逆接続状態では、pMOSトランジスタ13に流れる電流がおおよそ|VTPD|/Rで決定される。ここで、Rは抵抗15の抵抗値である。即ち、この電流を逆流電流として許容可能な電流値に設定すれば良い。従って、第一の実施形態の静電保護回路10よりもpMOSトランジスタ13のサイズを小さくすることが出来る。
【0023】
以上説明したように、本実施形態の静電保護回路20は、ダイオード11と並列にpMOSトランジスタ13と抵抗15を備えたことによって、高温において寄生トランジスタに電流が流れることが無いので、信号端子の入力電流の増加する量を少なくすることが出来る。
【0024】
尚、pMOSトランジスタ13と抵抗15は、図4に示すように接続したディプリーション型のnチャネル型MOSトランジスタ23と抵抗25に置き換えても同様の効果を得ることが可能である。
【0025】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。
【0026】
例えば、ダイオード11とダイオード12は、MOSトランジスタの静電保護素子に置き換えても良い。一例として、図5に図1の静電保護回路10のダイオードをエンハンスメント型のnチャネルMOSトランジスタ31、32に置き換えた静電保護回路30を示す。
【0027】
また例えば、抵抗14はpMOSトランジスタ13のドレイン(nMOSトランジスタ23のソース)と内部回路40の間に接続しても良い。その場合は、保護のためにpMOSトランジスタ13のドレイン(nMOSトランジスタ23のソース)とバルクの経路と直列に、例えばpMOSトランジスタ13のゲートとソースとバルクの接続点とダイオード11のカソードの間に抵抗を設けても良い。
【符号の説明】
【0028】
10、20、30 静電保護回路
11、12 ダイオード
13 ディプリーション型のpチャネル型MOSトランジスタ
23 ディプリーション型のnチャネル型MOSトランジスタ
31、32 エンハンスメント型のnチャネル型MOSトランジスタ
40 内部回路
100 半導体装置

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