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公開番号2021097109
公報種別公開特許公報(A)
公開日20210624
出願番号2019226706
出願日20191216
発明の名称半導体装置
出願人エイブリック株式会社
代理人
主分類H01L 21/336 20060101AFI20210528BHJP(基本的電気素子)
要約【課題】小さい素子面積とホットキャリアの抑制による高い信頼性を両立する半導体装置を提供する。
【解決手段】第1導電型半導体基板と、半導体基板の表面の一部が突出している突出領域の上面に設けられたゲート絶縁膜及びゲート電極と、ゲート絶縁膜及びゲート電極の両側に設けられた第1のサイドウォールと、第1のサイドウォールの側面から突出領域の側壁とそれに接する半導体基板の表面の一部を覆うように設けられた第2のサイドウォールと、第1のサイドウォールの下方に設けられた第2導電型の第1の拡散層と、第2のサイドウォールに覆われた側壁及び第2のサイドウォールの下方に設けられた第2導電型の第2の拡散層と、突出領域を挟んで離間して半導体基板の表面に設けられた第2導電型のソース拡散層及びドレイン拡散層とを備えることを特徴とする半導体装置。
【選択図】 図1
特許請求の範囲【請求項1】
第1導電型の半導体基板と、
前記半導体基板の表面の一部が突出している突出領域と
前記突出領域の上面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記ゲート絶縁膜及び前記ゲート電極の両側面に設けられた第1のサイドウォールと、
前記第1のサイドウォールの側面、前記突出領域の側壁、及び前記突出領域の側壁に接する前記半導体基板の表面の一部とを覆い設けられた第2のサイドウォールと、
前記第1のサイドウォールの下方に設けられた第2導電型の第1の拡散層と、
前記第2のサイドウォールに覆われた前記突出領域の側壁及び前記第2のサイドウォールの下方に設けられた第2導電型の第2の拡散層と、
前記突出領域を挟んで離間して前記半導体基板の表面に設けられた第2導電型のソース拡散層及びドレイン拡散層とを備えることを特徴とする半導体装置。
続きを表示(約 1,400 文字)【請求項2】
第1導電型の半導体基板と、
前記半導体基板の表面の一部が突出している突出領域と
前記突出領域の上面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記ゲート絶縁膜及び前記ゲート電極の両側面に設けられた第1のサイドウォールと、
前記第1のサイドウォールの側面、前記突出領域の側壁、及び前記突出領域の側壁に接する前記半導体基板の表面の一部とを覆い設けられた第2のサイドウォールと、
前記第1のサイドウォールの下方、前記第2のサイドウォールに覆われた前記突出領域の側壁、及び前記第2のサイドウォールの下方に設けられた第2導電型の第3の拡散層と、
前記突出領域を挟んで離間して前記半導体基板の表面に設けられた第2導電型のソース拡散層及びドレイン拡散層とを備えることを特徴とする半導体装置。
【請求項3】
第1導電型の半導体基板と、
前記半導体基板の表面の一部が突出している突出領域と
前記突出領域の上面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記ゲート絶縁膜及び前記ゲート電極の両側面に設けられた第1のサイドウォールと、
前記第1のサイドウォールの下方から前記突出領域の側壁、及び前記突出領域の側壁に接する前記半導体基板の一部の領域に設けられた第2導電型の第3の拡散層と、
前記突出領域を挟んで離間して前記半導体基板の表面に設けられた第2導電型のソース拡散層及びドレイン拡散層とを備えることを特徴とする半導体装置。
【請求項4】
第1導電型の半導体基板と、
前記半導体基板の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記ゲート絶縁膜及び前記ゲート電極の両側面に設けられた第1のサイドウォールと、
前記ゲート絶縁膜及び前記ゲート電極の両側面から離間して前記半導体基板の表面に設けられた離間領域と、
前記離間領域の一方のいずれかに設けられた低段差部と、
前記低段差部側の前記第1のサイドウォールの側面、前記低段差部の側壁、及び前記低段差部の底部の一部を覆うように設けられた第2のサイドウォールと、
前記低段差部側でない前記第1のサイドウォールの側面と前記低段差部側でない前記離間領域の一部を覆うように設けられた第3のサイドウォールと、
それぞれの前記第1のサイドウォールの下方に設けられた第2導電型の第1の拡散層と、
前記低段差部の側壁及び前記第2のサイドウォールの下方、並びに、前記第3のサイドウォールの下方に設けられた第2導電型の第2の拡散層と、
前記低段差部に設けられた第2導電型のドレイン拡散層と、前記低段差部側でない領域に設けられた第2導電型のソース拡散層とを備えることを特徴とする半導体装置。
【請求項5】
前記突出領域の側壁が前記半導体基板の表面に対して鈍角の傾きをもつ形状であることを特徴とする請求項1または2に記載の半導体装置。
【請求項6】
前記低段差部の側壁が前記半導体基板の表面に対して鈍角の傾きをもつ形状であることを特徴とする請求項4に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明は半導体装置に関し、特にホットキャリアを抑える半導体装置の構造に関する。
続きを表示(約 5,700 文字)【背景技術】
【0002】
アナログ用途のトランジスタにおいて、ホットキャリアによる電気特性のシフトは抑制すべき信頼性に関わる重要な特性の一つである。ホットキャリアを抑制するためには、電界緩和領域としてチャネルと高濃度のドレイン拡散層の間にドレイン拡散層と同じ極性の低濃度拡散層を入れる必要があるため、素子面積が大きくなってしまう傾向がある。
【0003】
低濃度拡散層を形成する方法として、ゲート電極の形成後にゲート電極をマスクとしてドレイン拡散層と同じ極性で低濃度なインプラを行い、続いて、ゲート電極の両端にサイドウォールを形成した後にゲート電極及びサイドウォールをマスクとして高濃度のソース・ドレインインプラを行う方法がある。サイドウォールの下部に入ったインプラが低濃度拡散層となる。これらの拡散層はセルフアラインにて形成されるためにばらつきは少ない。また、上記の方法よりも強くホットキャリアを抑制するために、サイドウォールの外側に第2のサイドウォールを作り、低濃度拡散層をより大きく作る方法が知られている(例えば、特許文献1参照)。
【0004】
その他の方法として、フォトマスクによってチャネルから離れた部分にレジスト開口部を作ることで高濃度のソース・ドレインインプラをチャネルから任意の距離だけ離して形成する方法も知られている。
【先行技術文献】
【特許文献】
【0005】
特開2010−141006号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、従来の二重のサイドウォールを用いて低濃度拡散層を大きくしても、サイドウォールの幅はPolyゲートの厚みによって制限されるために、低濃度拡散層の大きさには限界がある。
【0007】
フォトマスクを用いた方法においては、低濃度拡散層の大きさに制限がなくなるものの、ホットキャリアを抑制しようとすればするほど低濃度拡散層を横方向に大きくする必要があるので、必然的にトランジスタの面積が大きくなってしまう。また、ソース・ドレイン拡散層をマスクで形成するため、アライメントずれによるトランジスタの特性ばらつきが大きくなるというデメリットもある。
【0008】
以上より、本発明はトランジスタの面積増加を抑えつつ、ホットキャリアの発生を強く抑制できるトランジスタを提供することを目的とする。
【課題を解決するための手段】
【0009】
第1導電型の半導体基板と、前記半導体基板の表面の一部が突出している突出領域と、前記突出領域の上面に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極の両側面に設けられた第1のサイドウォールと、前記第1のサイドウォールの側面と前記突出領域の側壁と前記突出領域の側壁に接する前記半導体基板の表面の一部とを覆い設けられた第2のサイドウォールと、前記第1のサイドウォールの下方に設けられた第2導電型の第1の拡散層と、前記第2のサイドウォールに覆われた前記突出領域の側壁及び前記第2のサイドウォールの下方に設けられた第2導電型の第2の拡散層と、前記突出領域を挟んで離間して前記半導体基板の表面に設けられた第2導電型のソース拡散層及びドレイン拡散層とを備えることを特徴とする半導体装置。
【発明の効果】
【0010】
本発明によれば、突出領域の側壁に低濃度拡散層を形成することでホットキャリアの発生を抑制し素子面積の増加を抑えたMOSトランジスタの作製が可能である。
【図面の簡単な説明】
【0011】
本発明の半導体装置の第1の実施形態であるMOSトランジスタを示す模式的断面図である。
本発明の半導体装置の第2の実施形態であるMOSトランジスタを示す模式的断面図である。
本発明の半導体装置の第3の実施形態であるMOSトランジスタを示す模式的断面図である。
本発明の半導体装置の第4の実施形態であるMOSトランジスタを示す模式的断面図である。
本発明の半導体装置の第5の実施形態であるMOSトランジスタを示す模式的断面図である。
【発明を実施するための形態】
【0012】
以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。
【0013】
(第1の実施形態)
図1は、本発明の半導体装置の第1の実施形態であるMOSトランジスタを示す模式的断面図である。
【0014】
図1に示すように、本実施形態の半導体装置は、表面の一部が突出している第1導電型の半導体基板1と、半導体基板1の突出領域11の上面に設けられたゲート絶縁膜2と、ゲート絶縁膜2の上に設けられたゲート電極3と、半導体基板1の突出領域11の上部面を覆うようにゲート絶縁膜2及びゲート電極3の両側に位置するように設けられた第1のサイドウォール6と、第1のサイドウォール6の側部から半導体基板1の突出領域11の側壁とそれに接する半導体基板1の表面の一部を覆うように設けられた第2のサイドウォール7と、半導体基板1の突出領域11において第1のサイドウォール6の下部に設けられた第2導電型の第1の拡散層8と、第2のサイドウォール7に覆われた側壁及び第2のサイドウォール7の下部に設けられた第2導電型の第2の拡散層9と、突出領域11を挟んで離間して半導体基板1の表面に位置するように設けられた第2導電型のソース拡散層4及びドレイン拡散層5とを備えている。ソース拡散層4及びドレイン拡散層5は第2のサイドウォールをマスクにして自己整合的に形成される。
【0015】
以下、図示した説明は省略するが、ソース拡散層4、ドレイン拡散層5、ゲート電極3に層間絶縁膜を通してコンタクトを形成し、メタル配線、パッシベーション膜などを形成することで半導体装置を完成させる。
【0016】
本実施形態では半導体基板1とサイドウォール7、拡散層9の形状が特徴となっている。半導体基板1の一部が突出した凸型をした突出領域11は、例えば、ゲート絶縁膜2とゲート電極3を半導体基板1上に形成した後に拡散層8をインプラし、続いてサイドウォール6を形成した後にゲート電極3上をレジストで覆ってから突出領域11の両外側の領域(MOSトランジスタのチャネル幅方向に沿った両外側の領域)を選択的にSiエッチングすることで形成される。レジストとサイドウォール6をマスクとしてSiエッチングを行うので突出領域11部の上部にはゲート絶縁膜2とゲート電極3及びサイドウォール6が残される。また、サイドウォール7と拡散層9は、例えば、上述のようにサイドウォール6を形成した突出領域11にインプラ(斜め注入が好ましい)により拡散層9を形成する。その後、酸化膜をデポし、異方性エッチングにより半導体基板1の凸部の側壁に形成された酸化膜以外を削ることにより形成される。
【0017】
本実施形態では電界緩和領域として拡散層8と拡散層9を形成している。拡散層9は半導体基板1の突出領域11の側壁及び半導体基板1の表面に形成されているため、突出領域11の高さ(Siをエッチングする深さ)によって大きさが変わる。したがって、抑えたいホットキャリアの度合いに応じて電界緩和領域の大きさを任意に設定することが可能である。また、拡散層9の大きさは深さ方向に可変であるため、強くホットキャリアを抑えるために電界緩和領域を大きくしたい場合でも横方向に素子が大きくなることはない。つまり、ホットキャリア抑制のために素子面積を大きくしないでよい素子となっている。また、ソース拡散層4、ドレイン拡散層5、拡散層8、及び拡散層9をセルフアラインで形成することにより、ばらつきの小さいトランジスタの作製が可能である。
【0018】
(第2の実施形態)
図2は、本発明の半導体装置の第2の実施形態であるMOSトランジスタを示す模式的断面図である。
【0019】
図2に示すように、本実施形態の半導体装置は図1の実施形態と相違する点は、半導体基板1の突出領域11のソース拡散層4側に当たる段差がない形状になっている点である(段差がある部分を低段差部12と記す)。この半導体基板1の段差がない形状は、例えば、Siエッチングの際にゲート電極3からソース拡散層4になる部分の半導体基板1までをレジストで覆うことで実現できる。Siエッチング後は図1の実施形態と同様のプロセスで作製することができる。
【0020】
本実施形態では、ソース拡散層4側の拡散層9が最も小さい(段差がない)形状となっている。拡散層8と拡散層9は電界を緩和させるために設けている構造であるので、不純物の濃度が低く、抵抗が高い。したがって、本実施形態のようにソース拡散層4側の段差をなくし、電界緩和領域を小さくすることで図1の実施形態に比べてMOSトランジスタのOn抵抗を低くすることが可能となる。ただし、ドレイン拡散層5側の電界緩和領域(低段差部12の側壁及び低段差部の底部の拡散層9)は大きいままであるのでホットキャリアを抑制させる性能は低下しない。このように、回路での使用上、双方向に電流を流さない素子であれば図2の実施形態の方がMOSトランジスタのOn抵抗を低くすることができる。
【0021】
(第3の実施形態)
図3は、本発明の半導体装置の第3の実施形態であるMOSトランジスタを示す模式的断面図である。
【0022】
図3に示すように、本実施形態の半導体装置が図1の実施形態と相違する点は、半導体基板1の突出領域11の側壁が半導体基板1の表面に対して鈍角の傾きをもつ形状となっている点である。この半導体基板1の突出領域11の側壁の鈍角の傾き形状は、例えば、Siを異方性エッチングする際にエッチングガスの配合の比率を変えることによって実現できる。Siエッチング後は図1の実施形態と同様のプロセスで作製することができる。
【0023】
本実施形態では、半導体基板1の突出領域11の側壁の鈍角の傾きに伴い、拡散層9において突出領域11の側壁と半導体基板1の接続領域に形成されている領域(突出領域11の側壁の付け根付近の領域)は角度が鈍化される。これにより電界が集中しやすい半導体基板1の突出領域11の側壁の付け根付近の領域の電界が緩和される。したがって、よりホットキャリアを抑制できる半導体装置を得ることができる。
【0024】
(第4の実施形態)
図4は、本発明の半導体装置の第4の実施形態であるMOSトランジスタを示す模式的断面図である。
【0025】
図4に示すように、本実施形態の半導体装置は図1の実施形態のうち、拡散層8と拡散層9を形成するための2度のインプラを、1度のインプラにより第3の拡散層10として電界緩和領域を形成している。この拡散層10は、例えば、サイドウォール6を形成してSiエッチングを行い、その後に斜めインプラを行うことで形成できる。サイドウォール7形成以降は図1の実施形態と同様のプロセスで作製することができる。ここで、拡散層10を形成するためのインプラはサイドウォール6越しにゲート電極3下のチャネル部分まで不純物を届かせる必要があるので、通常の低濃度拡散層を形成するためのインプラよりも注入エネルギーを高くして注入する。
【0026】
本実施形態では、インプラの際のマスクを1枚削減できるため、製造コストを下げることができる。ただし、拡散層10を形成するためのインプラは比較的注入エネルギーの高い斜めインプラであるため、半導体基板1の突出領域11の付け根付近など、サイドウォール6を通らないインプラ経路では不純物がチャネル方向に深く入る。そのような部分では拡散層10間の距離が近くなるため、パンチスルーに注意する必要がある。
【0027】
(第5の実施形態)
図5は、本発明の半導体装置の第5の実施形態であるMOSトランジスタを示す模式的断面図である。
【0028】
図5に示すように、本実施形態の半導体装置は図4の実施形態のうち、サイドウォール7がない構造である。また、ソース拡散層4及びドレイン拡散層5は斜めインプラにしない(もしくは、極浅い角度の斜めインプラにする)ことで作製することができる。
【0029】
本実施形態では、図1の実施形態に比べてインプラの際のマスクを1枚削減し、サイドウォール7の工程を省略できるため、製造コストを下げることができる。ソース拡散層4及びドレイン拡散層5を形成するためのインプラは斜めインプラとしないが、散乱などにより一定の確率で斜め方向に進むイオンも現れるために半導体基板1の突出領域11の側壁にも多少は不純物が注入される。この注入された不純物はインプラ後の熱拡散により濃度が薄くなるため、拡散層10によるホットキャリアの抑制効果は多少弱くはなるが抑制効果を得ることができる。
【0030】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
(【0031】以降は省略されています)

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