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公開番号2021087234
公報種別公開特許公報(A)
公開日20210603
出願番号2019212350
出願日20191125
発明の名称ゲート駆動回路用電源回路
出願人新日本無線株式会社
代理人個人
主分類H02M 1/08 20060101AFI20210507BHJP(電力の発電,変換,配電)
要約【課題】ゲート駆動回路の消費電流の増加を抑圧しつつ、ゲート駆動回路の駆動対象となるスイッチングトランジスタのオン時間の短縮とターンオン時の電力損失抑圧を可能とするゲート駆動回路用電源回路を提供する。
【解決手段】ゲート駆動回路用電源回路102は、スイッチングトランジスタ16がオフからオンに切り替わる際に、寄生容量Cgsを介して電源回路用第4のMOSトランジスタ12のゲート・ソース間に電流が流れて、ゲート電圧が引き下げられるが、電源回路用第5のMOSトランジスタ13のゲート・ソース間の電位差が増加して、そのドレイン電流が増加し、電源回路用第6及び第7のMOSトランジスタ3、4で構成されるカレントミラー回路で折り返され、電源回路用第4のMOSトランジスタ12のゲート電圧が引き上げられるため、出力電流IOUTの立ち上がり時間の短縮を可能としている。
【選択図】図1
特許請求の範囲【請求項1】
スイッチングトランジスタのゲート駆動を行うゲート駆動回路に電源電圧を供給するゲート駆動回路用電源回路であって、
定電圧源にゲートが接続される一方、ソースが第1の定電流源を介して電源に接続された電源回路用第1のMOSトランジスタと、前記電源回路用第1のMOSトランジスタのソースにゲートが接続された電源回路用第3及び第5のMOSトランジスタとを具備し、前記電源回路用第3及び第5のMOSトランジスタのソースから一定の電圧を前記ゲート駆動回路の終段に供給可能に構成されてなるゲート駆動回路用電源回路において、
ゲートが前記定電圧源に、ソースが第2の定電流源を介して前記電源に接続された電源回路用第2のMOSトランジスタが設けられ、
前記電源回路用第4のMOSトランジスタのゲートが前記電源回路用第1のトランジスタのソースに接続されることに代えて、前記電源回路用第2のMOSトランジスタのソースに接続され、
前記電源回路用第1のMOSトランジスタのソースに電源回路用第5のMOSトランジスタのゲートが接続される一方、当該電源回路用第5のMOSトランジスタのソースが第2の抵抗器を介して前記電源回路用第4のMOSトランジスタのソースに接続され、
前記電源回路用第5のMOSトランジスタのドレインがカレントミラー回路の入力段に接続され、前記カレントミラー回路の出力段が前記電源回路用第4のMOSトランジスタのゲートに接続され、前記電源回路用第5のMOSトランジスタのドレイン電流を前記カレントミラー回路を介して折り返させて、前記電源回路用第4のMOSトランジスタのゲートへの電流供給を可能とし、
前記電源回路用第1及び第2のMOSトランジスタにPチャンネルMOSFETを、前記電源回路用第3乃至第5のMOSトランジスタ及び前記スイッチングトランジスタにNチャンネルMOSFETを、前記電源回路用第6及び第7のMOSトランジスタにPチャンネルMOSFETを、それぞれ用いてなることを特徴とするゲート駆動回路用電源回路。
続きを表示(約 710 文字)【請求項2】
前記電源回路用第4のMOSトランジスタのゲート電圧の上昇に応じて前記電源回路用第5のMOSトランジスタのドレイン電流を減少せしめる電流抑圧回路を設け、
前記電流抑圧回路は、抑圧回路用第1乃至第3のMOSトランジスタを具備し、
前記抑圧回路用第2のMOSトランジスタは、前記第2の抵抗器に代えて、そのソースが前記電源回路用第5のMOSトランジスタのソースに、ドレインがグランドに接続されて設けられる一方、
前記抑圧回路用第3のMOSトランジスタは、ドレインが前記電源に、ゲートが前記電源回路用第4のMOSトランジスタのゲートに、ソースが前記抑圧回路用第1のMOSトランジスタのソースに、それぞれ接続され、
前記抑圧回路用第1のMOSトランジスタは、ゲートがドレイン及び前記抑圧回路用第2のMOSトランジスタのゲートと接続されると共に、ドレインとグランドとの間に第3の定電流源が直列接続されて設けられ、
前記抑圧回路用第1及び第2のMOSトランジスタにPチャンネルMOSFETが、前記抑圧回路用第3のMOSトランジスタにNチャンネルMOSFETが、それぞれ用いられてなることを特徴とする請求項1記載のゲート駆動回路用電源回路。
【請求項3】
前記スイッチングトランジスタのソースが前記電源に接続される一方、
前記定電圧源が前記電源側に接続され、PチャンネルMOSトランジスタがNチャンネルMOSトランジスタに、NチャンネルMOSトランジスタがPチャンネルMOSトランジスタに置き換えられてなることを特徴とする請求項1記載のゲート駆動回路用電源回路

発明の詳細な説明【技術分野】
【0001】
本発明は、ゲート駆動回路用電源回路に係り、特に、スイッチングレギュレータ等におけるスイッチングトランジスタのゲート駆動回路の電源供給を行う電源回路の動作効率、動作特性の向上等を図ったものに関する。
続きを表示(約 6,600 文字)【背景技術】
【0002】
自動車のバッテリーを電源として駆動されるスイッチング電源IC等のIC製品は、一般に5V〜40V程度の電源電圧下で動作することが求められる。
このため、この種の製品におけるゲート駆動回路は、その内部に、5〜10Vの電圧を出力する内部電源回路を設け、この電圧を、外付け又は内蔵される素子サイズの大きなトランジスタのゲート駆動を行うインバータの電源として供給する構成が採られることが多い。
【0003】
図5には、従来のゲート駆動回路とその電源回路の構成例が示されており、以下、同図を参照しつつ、この従来回路について概説する。なお、この種の従来回路としては、例えば、特許文献1等に開示されたものなどが知られている。
外付けのNチャンネルMOS電界効果トランジスタ(以下、「NchMOSFET」と称する)であるスイッチングトランジスタMN_EXTは、インバータ部第1及び第2のトランジスタINVMP1,INVMN1を用いたインバータ回路を中心に構成されたゲート駆動回路101Aにより、ゲート駆動されるものとなっている。
【0004】
インバータ部第1のトランジスタINVMP1には、PチャンネルMOS電界効果トランジスタ(以下、「PchMOSFET」と称する)が、インバータ部第2のトランジスタINVMN1には、NchMOSFETが、それぞれ用いられており、NOT回路INV1を介して入力された制御信号に応じて、オン、オフされることで、スイッチングトランジスタMN_EXTのゲート駆動が行われる。
【0005】
また、電源回路用第1のトランジスタMP1、電源回路用第2のトランジスタMN1及び電源回路用第3のトランジスタMN2を中心にした内部電源回路102Aが構成されており、ゲート駆動回路101Aへ電源電圧を供給するものとなっている。
この従来回路においては、電源回路用第1のトランジスタMP1にはPchMOSFETが、電源回路用第2のトランジスタMN1及び電源回路用第3のトランジスタMN2にはNchMOSFETが、それぞれ用いられている。
【0006】
この内部電源回路102Aにおいては、ソースフォロアの電源回路用第2のトランジスタMN1及び電源回路用第3のトランジスタMN2のソース間に抵抗器Rが接続されており、その各々の接続点であるノードReg1,Reg2が内部電源回路102Aの電圧を出力する出力端子に相当するものとなっている。
電源回路用第2のトランジスタMN1、電源回路用第3のトランジスタMN2によってそれぞれ生成され、ノードReg1,Reg2にそれぞれ得られ出力される電圧は同一である。
【0007】
内部電源回路102Aがこのような構成を採るのは、外付けのスイッチングトランジスタMN_EXTをオンさせる際に、そのゲート容量をチャージするために瞬間的に数A程度の電流が流れ、ノードReg2の電圧が瞬間的に大きく低下するためである。
ノードReg1とノードReg2が短絡されている場合、インバータ部第1及び第2のトランジスタINVMP1,INVMN1のゲートを駆動する前段のNOT回路INV1の電圧も低下して、その出力電圧が不安定となる。
【0008】
これに対して、図5に示されたように抵抗器Rによって2つのノードReg1,Reg2を分離することによって、NOT回路INV1の電源電圧の低下を抑え、その出力電圧を安定させることとなる。
また、定電圧源VREFは、一般には、例えば、図7に一例が示されたように、定電流源I3とツェナーダイオードDz1とを用いて構成される場合があるが、このように構成された電圧源から電流をシンク又はソースすると、定電圧源VREFの出力電圧も変化し易くなる。
【0009】
この為、定電圧源VREFには、電源回路用第1のトランジスタMP1のゲートが接続され、そのソースは電源回路用第2のトランジスタMN1及び電源回路用第3のトランジスタMN2のゲートに接続された構成となっている。
例えば、電源電圧VDDが急激に増加した場合、電源回路用第2のトランジスタMN1及び電源回路用第3のトランジスタMN2のドレイン・ゲート間の寄生容量を介して、電流がドレインからゲートに流れ、ゲート電圧を引き上げようとする。
【0010】
ところが、電源回路用第1のトランジスタMP1があることで、この素子のゲート・ソース間電圧Vgsが増加して、寄生容量からの電流をグランドに流すことになるため、電源回路用第2のトランジスタMN1及び電源回路用第3のトランジスタMN2のゲート電圧変動が抑圧されることとなる。
【0011】
この場合、ノードReg1の出力電圧VReg1は、下記する式1の如くとなる。
【0012】
VReg1=VREF+|Vgsmp1|−|Vgsmn1|・・・式1
【0013】
ここで、VREFは定電圧源VREFの出力電圧、Vgsmp1は電源回路用第1のトランジスタMP1のゲート・ソース間電圧、Vgsmn1は電源回路用第2のトランジスタMN1のゲート・ソース間電圧であるとする。
【0014】
なお、電源回路用第2のトランジスタMN1及び電源回路用第3のトランジスタMN2が同一の閾値電圧Vthを有する素子を用いた場合、ノードReg2の電圧VReg2もほぼ同一の電圧となる。
このような従来回路において、外付けのスイッチングトランジスタのゲート容量が大きい場合、このスイッチングトランジスタをオンさせる際に、インバータ部第1のトランジスタINVMP1と電源回路用第3のトランジスタMN2により大きな電流を流す必要がある。
【0015】
そのためには、これらの素子のゲート幅を大きくする必要があり、それに伴い電源回路用第3のトランジスタMN2のゲート・ソース間の寄生容量Cgsは数10pF以上になる場合がある(図5参照)。
【0016】
図6には、上述した従来回路において、ICの外部に接続されたスイッチングトランジスタMN_EXTをオフからオンに切り替えた際の各ノードの電圧及び出力端子OUTのソース電流IOUTの状態が模式的に表された模式図が示されており、以下、同図について説明する。
【0017】
まず、図6において、”IN”は、ゲート駆動回路101Aに入力されるゲート駆動のための制御信号、”VREF_GATE”は、電源回路用第3のトランジスタMN2のゲート電圧を意味する(図5参照)。
インバータ部第1のトランジスタINVMP1がオフからオンに切り替わる際に(図6(A)参照)、ノードReg2の電圧VReg2が低下すると(図6(C)参照)、寄生容量Cgsを介して電源回路用第3のトランジスタMN2のゲートからソースに電流が流れて、MN2のゲートのノードの電圧が引き下げられることとなる(図6(B)参照)。
【0018】
このため、ノードReg2の電圧VReg2はさらに低下し、インバータ部第1のトランジスタINVMP1のゲート・ソース間電圧も減少するため、INVMP1を十分にオン状態とすることができず、出力端子OUTのソース電流IOUTが減少することとなる(図6(E)参照)。
【0019】
そして、時間の経過と共に定電流源I1(図5参照)の電流によりトランジスタMN2の寄生容量Cgsが充電されてゆくに従い、MN2のゲート電圧は回復するが(図6(B)参照)、その分、ソース電流IOUTの立ち上がりが遅れ(図6(E)参照)、結果としてスイッチングトランジスタMN_EXTがターンオンするまでの遷移時間が延長され(図6(D)参照)、ターンオン時の電力損失が増加する。
【0020】
上述のような従来回路における問題を解決する方策としては、例えば、コンデンサC1(図5参照)の容量を増やすことでソース電流IOUTの増加を図る方法や、定電流源I1の出力電流値を増やすことで、一度低下した電源回路用第3のトランジスタMN2のゲート電圧を早期に回復させる方法等が考えられる。
【先行技術文献】
【特許文献】
【0021】
特開2017−201451号公報
【発明の概要】
【発明が解決しようとする課題】
【0022】
しかしながら、上述のいずれの方策も回路の消費電流の増加を伴うため、必ずしも総合的に好ましい効果が期待できるとは限らないという問題がある。
【0023】
本発明は、上記実状に鑑みてなされたもので、ゲート駆動回路の消費電流の増加を抑圧しつつ、ゲート駆動回路の駆動対象となるスイッチングトランジスタのオン時間の短縮を図り、ターンオン時の電力損失を抑圧可能とするゲート駆動回路用電源回路を提供するものである。
【課題を解決するための手段】
【0024】
上記本発明の目的を達成するため、本発明に係るゲート駆動回路用電源回路は、
スイッチングトランジスタのゲート駆動を行うゲート駆動回路に電源電圧を供給するゲート駆動回路用電源回路であって、
定電圧源にゲートが接続される一方、ソースが第1の定電流源を介して電源に接続された電源回路用第1のMOSトランジスタと、前記電源回路用第1のMOSトランジスタのソースにゲートが接続された電源回路用第3及び第5のMOSトランジスタとを具備し、前記電源回路用第3及び第5のMOSトランジスタのソースから一定の電圧を前記ゲート駆動回路の終段に供給可能に構成されてなるゲート駆動回路用電源回路において、
ゲートが前記定電圧源に、ソースが第2の定電流源を介して前記電源に接続された電源回路用第2のMOSトランジスタが設けられ、
前記電源回路用第4のMOSトランジスタのゲートが前記電源回路用第1のトランジスタのソースに接続されることに代えて、前記電源回路用第2のMOSトランジスタのソースに接続され、
前記電源回路用第1のMOSトランジスタのソースに電源回路用第5のMOSトランジスタのゲートが接続される一方、当該電源回路用第5のMOSトランジスタのソースが第2の抵抗器を介して前記電源回路用第4のMOSトランジスタのソースに接続され、
前記電源回路用第5のMOSトランジスタのドレインがカレントミラー回路の入力段に接続され、前記カレントミラー回路の出力段が前記電源回路用第4のMOSトランジスタのゲートに接続され、前記電源回路用第5のMOSトランジスタのドレイン電流を前記カレントミラー回路を介して折り返させて、前記電源回路用第4のMOSトランジスタのゲートへの電流供給を可能とし、
前記電源回路用第1及び第2のMOSトランジスタにPチャンネルMOSFETを、前記電源回路用第3乃至第5のMOSトランジスタ及び前記スイッチングトランジスタにNチャンネルMOSFETを、前記電源回路用第6及び第7のMOSトランジスタにPチャンネルMOSFETを、それぞれ用いてなるものである。
【発明の効果】
【0025】
本発明によれば、スイッチングトランジスタをオフからオンへ切り替える際に、ゲート駆動回路の終段に接続されるゲート駆動回路用電源回路の出力用のトランジスタのゲート電圧を引き上げるように構成したので、従来と異なり、スイッチングトランジスタのターンオン時間の短縮を図ることができると共に、ターンオン時の電力損失の抑圧に寄与するという効果を奏するものである。
【図面の簡単な説明】
【0026】
本発明の実施の形態におけるゲート駆動回路用電源回路の第1の回路構成例を示す回路図である。
本発明の実施の形態におけるゲート駆動回路用電源回路の第2の回路構成例を示す回路図である。
本発明の実施の形態におけるゲート駆動回路用電源回路の第3の回路構成例を示す回路図である。
本発明の実施の形態におけるゲート駆動回路用電源回路の主要部における波形を模式的に示した模式図であって、図4(A)は駆動制御信号を模式的に示す模式図、図4(B)は電源回路用第4のMOSトランジスタのゲート電圧の変化を模式的に示す模式図、図4(C)はノードReg2の電圧変化を模式的に示す模式図、図4(D)はゲート駆動回路の出力端子の電圧変化を模式的に示す模式図、図4(E)はゲート駆動回路の出力端子の電流変化を模式的に示す模式図である。
従来回路の一構成例を示す回路図である。
図5に示された従来回路の主要部における波形を模式的に示した模式図であって、図6(A)は駆動制御信号を模式的に示す模式図、図6(B)は電源回路用第3のMOSトランジスタのゲート電圧の変化を模式的に示す模式図、図6(C)はノードReg2の電圧変化を模式的に示す模式図、図6(D)はゲート駆動回路の出力端子の電圧変化を模式的に示す模式図、図6(E)はゲート駆動回路の出力端子の電流変化を模式的に示す模式図である。
定電圧源の一構成例を示す回路図である。
【発明を実施するための形態】
【0027】
以下、本発明の実施の形態について、図1乃至図4を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第1の回路構成例について、図1を参照しつつ説明する。
本発明の実施の形態におけるゲート駆動回路用電源回路は、例えば、従来同様、スイッチング電源ICにおいて用いられるスイッチングトランジスタのゲート駆動を行うゲート駆動回路の内部回路として設けられるものである。
図1には、ゲート駆動回路101と、このゲート駆動回路101と共に設けられたゲート駆動回路用電源回路102の第1の回路構成例が示されている。
【0028】
ゲート駆動回路101は、外付けのスイッチングトランジスタ(図1においては「MN_EXT」と表記)16のゲート駆動を行うものである。
本発明の実施の形態においては、スイッチングトランジスタ16にNチャンネルMOS電界効果トランジスタ(以下、「NchMOSFET」と称する)が用いられている。
ゲート駆動回路用電源回路102は、ゲート駆動回路101への電源供給、特に、インバータ部103に対する電源供給を担っている(詳細は後述)。
【0029】
本発明の実施の形態におけるゲート駆動回路101は、NOT回路(図1においては「INV1」と表記)20と、インバータ部103とに大別されて構成されたものとなっている。
以下、かかるゲート駆動回路101の具体的な回路構成について説明する。
NOT回路20は、ゲート駆動回路101へ外部から入力されるゲート駆動用の制御信号INを論理反転するための回路である。
NOT回路20の出力端子はインバータ部103の入力段に接続されている。
【0030】
インバータ部103は、ゲート駆動回路101の終段をなし、インバータ用第1及び第2のMOSトランジスタ(図1においては、それぞれ「INVMP1」、「INVMN1」と表記)7,15を用いて構成されている。本発明の実施の形態において、インバータ用第1のMOSトランジスタ7にはPchMOSFETが、インバータ用第2のMOSトランジスタ15にはNchMOSFETが、それぞれ用いられている。
(【0031】以降は省略されています)

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