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公開番号2021077864
公報種別公開特許公報(A)
公開日20210520
出願番号2020146508
出願日20200901
発明の名称半導体装置及び半導体装置の製造方法
出願人エイブリック株式会社
代理人
主分類H01L 21/8236 20060101AFI20210423BHJP(基本的電気素子)
要約【課題】形成する膜を増やすことなく、水素による不具合の発生を抑制することができる半導体装置を提供する。
【解決手段】半導体基板1と、半導体基板1上に配置され、かつアナログ回路に用いられ、P型ゲート電極7を備える電界効果トランジスタ120と、電界効果トランジスタ120上に配置されている層間絶縁膜8と、層間絶縁膜8上であってP型ゲート電極7の上方の近傍に配置され、水素を遮断する水素遮断金属膜10と、を有する半導体装置100である。
【選択図】図1
特許請求の範囲【請求項1】
半導体基板と、
前記半導体基板上に配置され、かつアナログ回路に用いられ、P型ゲート電極を備える電界効果トランジスタと、
前記電界効果トランジスタ上に配置されている層間絶縁膜と、
前記層間絶縁膜上であって前記P型ゲート電極の上方の近傍に配置され、水素を遮断する水素遮断金属膜と、
を有することを特徴とする半導体装置。
続きを表示(約 810 文字)【請求項2】
前記水素遮断金属膜の面積は、前記半導体基板を平面視した際に、少なくとも前記電界効果トランジスタのアクティブ領域において、前記P型ゲート電極の面積以上である請求項1に記載の半導体装置。
【請求項3】
前記水素遮断金属膜は、アルミニウム合金である請求項1又は2に記載の半導体装置。
【請求項4】
前記アナログ回路は、基準電圧発生回路である請求項1から3のいずれに記載の半導体装置。
【請求項5】
前記基準電圧発生回路は、定電流を発生させるデプレッション型電界効果トランジスタと、前記定電流に基づいて電圧を発生させるエンハンスメント型電界効果トランジスタとを有し、
前記デプレッション型電界効果トランジスタ及び前記エンハンスメント型電界効果トランジスタの少なくともいずれかは、前記P型ゲート電極を備える電界効果トランジスタである請求項4に記載の半導体装置。
【請求項6】
前記電界効果トランジスタが複数である場合には、前記半導体基板を平面視した際に、複数の前記電界効果トランジスタの全体又は一部を覆うように前記水素遮断金属膜の上方に配置されている広域水素遮断金属膜を更に有する請求項1から5のいずれかに記載の半導体装置。
【請求項7】
前記P型ゲート電極の上部に金属シリサイド膜が形成されている請求項1から6のいずれかに記載の半導体装置。
【請求項8】
半導体基板上に配置され、かつアナログ回路に用いられ、P型ゲート電極を備える電界効果トランジスタを形成する工程と、
前記電界効果トランジスタ上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜上であって前記P型ゲート電極の上方の近傍に、水素を遮断する水素遮断金属膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
続きを表示(約 6,700 文字)【背景技術】
【0002】
シリコンなどの半導体基板上に微細な素子が形成される半導体装置のうち、MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)、抵抗素子、ヒューズ素子などの半導体素子を組み合わせたアナログ用半導体装置がある。
【0003】
アナログ用半導体装置としては、例えば、ボルテージレギュレータ、ボルテージディテクタ、スイッチングレギュレータなどが挙げられる。これらのアナログ用半導体装置では、ウェアラブルデバイスやIoT(Internet of the Things)の発展に伴い、二次電池などにより低電圧・低消費電流で長時間駆動可能なものが開発されている。特にボルテージレギュレータなどのパワーマネジメントICで基準電圧発生回路を備えている場合には、基準電圧のばらつき低減や長期の安定性が重要となっている。
しかしながら、このような基準電圧発生回路に用いるMISFETは、ゲート酸化膜とシリコン基板との界面に存在するダングリングボンド(非結合手)に、パッシベーション膜などから発生する水素が結合してしまい、しきい値電圧が製造時にばらつく場合や経時で変化する場合がある。
【0004】
そこで、例えば、NチャネルMOSトランジスタなどに水素が拡散しないように、NチャネルMOSトランジスタなどの上に水素遮へい用のシリコン窒化膜が形成されている半導体装置が提案されている(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0005】
特開2003−152100号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の一つの側面では、形成する膜を増やすことなく、水素による不具合の発生を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一実施形態における半導体装置は、
半導体基板と、
前記半導体基板上に配置され、かつアナログ回路に用いられ、P型ゲート電極を備える電界効果トランジスタと、
前記電界効果トランジスタ上に配置されている層間絶縁膜と、
前記層間絶縁膜上であって前記P型ゲート電極の上方の近傍に配置され、水素を遮断する水素遮断金属膜と、
を有する。
【発明の効果】
【0008】
本発明の一つの側面によると、形成する膜を増やすことなく、水素による不具合の発生を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
図1は、本発明の第1の実施形態における半導体装置のアナログ回路を示す回路図である。
図2は、本発明の第1の実施形態における半導体装置を示す概略平面図である。
図3は、図2におけるA−A線の断面を示す説明図である。
図4は、図2におけるB−B線の断面を示す説明図である。
図5Aは、本発明の第1の実施形態における半導体装置を製造する方法を示す説明図である。
図5Bは、本発明の第1の実施形態における半導体装置を製造する方法を示す説明図である。
図5Cは、本発明の第1の実施形態における半導体装置を製造する方法を示す説明図である。
図6は、本発明の第1の実施形態の変形例を示す概略平面図である。
図7は、本発明の第2の実施形態における半導体装置の断面を示す説明図である。
図8は、本発明の第3の実施形態における半導体装置の断面を示す説明図である。
【発明を実施するための形態】
【0010】
本発明の一実施形態における半導体装置は、半導体基板と、半導体基板上に配置され、かつアナログ回路に用いられ、P型ゲート電極を備える電界効果トランジスタと、電界効果トランジスタ上に配置されている層間絶縁膜と、層間絶縁膜上であってP型ゲート電極の上方の近傍に配置され、水素を遮断する水素遮断金属膜と、を有する。
【0011】
本発明の一実施形態における半導体装置は、以下の知見に基づくものである。
アナログ用半導体装置に要求される特性は、2値の信号を扱うロジック用半導体装置とは大きく異なる。たとえば、リチウムイオン電池などの二次電池の充放電制御回路では、モバイル機器などで用いる二次電池の放電を極力低減するために、ここ数年においてμV単位の規格を求められる場合が多くなっている。この充放電制御回路に用いられる基準電圧発生回路においてもμV単位の信頼性が求められている。このため、基準電圧発生回路が備える電界効果トランジスタ(以下、「MOSトランジスタ」と称する)のしきい値電圧のばらつきや、長期信頼性試験で示し得る経時の変化を低減する必要がある。
【0012】
このMOSトランジスタを形成する際には、ボロン、リン、ヒ素などの不純物をポリシリコン膜に注入してゲート電極を形成する場合が多い。不純物として注入するボロンは、リンやヒ素よりもポリシリコン膜に拡散しやすく、ポリシリコン膜の下のゲート酸化膜まで拡散してしまう。すると、このゲート酸化膜は、リンやヒ素を注入した場合に比べて膜質が低下しやすくなり、水素のような微小な原子を通過させやすくなると考えられる。このとき、ゲート酸化膜とシリコン基板との界面に存在するダングリングボンド(非結合手)に、パッシベーション膜などから発生する水素が微量でも結合してしまうと、μV単位で調整が必要なアナログ用半導体装置においては、しきい値電圧が製造時にばらついたり経時で変化したりする場合がある。
【0013】
この点、特許文献1に記載の半導体装置では、P型ゲート電極の上に、水素遮へい用のシリコン窒化膜を配置するようにしているが、シリコン窒化膜を形成するための工程が増えるだけでなく、P型ゲート電極の近傍に配置されたシリコン窒化膜の応力によりしきい値電圧が変化してしまう場合がある。
【0014】
そこで、本発明の一実施形態における半導体装置は、MOSトランジスタの上に配置される金属配線層の面積を広げて水素遮断金属膜として用いる。すなわち、この半導体装置は、しきい値電圧が変化しやすいP型ゲート電極の上方の近傍に、金属配線層を兼ねた水素遮断金属膜を配置することで、パッシベーション膜などから発生する水素を遮断できるため、形成する膜を増やすことなく水素による不具合の発生を抑制することができる。
【0015】
次に、本発明の一実施形態における半導体装置の一例として、アナログ回路をED型基準電圧発生回路とした実施形態について、図面を参照しながら説明する。
【0016】
なお、図面は模式的なものであり、膜厚と平面寸法との関係、各膜厚の比率などは図面で示したとおりではない。また、半導体基板において、半導体製造プロセスを用いて他の膜や層が積層される側の面を「上面」と称し、上面に対向する側の面を「下面」と称する。さらに、下記において、複数の膜やこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。
【0017】
[第1の実施形態]
(半導体装置)
図1は、本発明の第1の実施形態における半導体装置のアナログ回路を示す回路図である。図1に示すように、本実施形態における半導体装置100は、アナログ回路であるED型基準電圧発生回路が備えられており、デプレッション型Nチャネル電界効果トランジスタ110と、エンハンスメント型Nチャネル電界効果トランジスタ120と、を有する。
なお、以下では「デプレッション型Nチャネル電界効果トランジスタ」を「D型NMOSトランジスタ」と称することがあり、「エンハンスメント型Nチャネル電界効果トランジスタ」を「E型NMOSトランジスタ」と称することがある。
【0018】
D型NMOSトランジスタ110は、電源端子100aと接続されているドレインに電源電圧VDDが印加されると、電源電圧VDDに依存しない定電流をソースからE型NMOSトランジスタ120に供給する定電流源として機能する。E型NMOSトランジスタ120は、D型NMOSトランジスタ110から供給される定電流に基づいて、基準電圧端子100cに基準電圧V
ref
を発生させる。このように、ED型基準電圧発生回路は、D型NMOSトランジスタ110とE型NMOSトランジスタ120とを組み合わせることにより形成されている。
【0019】
D型NMOSトランジスタ110のソースには、D型NMOSトランジスタ110のゲート、バックゲート、基準電圧端子100c、並びにE型NMOSトランジスタ120のゲート及びソースが接続されており、これらを同電位としている。また、E型NMOSトランジスタ120のソースには、バックゲート及び接地端子100bが接続されており、これらを同電位としている。
【0020】
ここで、D型NMOSトランジスタ110のドレイン電流I
d1
を求めると、非飽和動作時あるいは飽和動作時の相互コンダクタンスをgmDとすれば、以下の式(1)のように示すことができる。なお、上記のように、D型NMOSトランジスタ110のゲートとソースが接続されているので、下記の式(1)においてゲート・ソース間電圧V
g1
は0Vとなる。このため、D型NMOSトランジスタ110の出力電流であるドレイン電流I
d1
は、しきい値電圧V
td
に依存するものとなる。

d1
=1/2・gmD・(V
g1
−V
td


=1/2・gmD・(|V
td
|)

・・・(1)
【0021】
次に、E型NMOSトランジスタ120のドレイン電流I
d2
を求めると、飽和動作時の相互コンダクタンスをgmEとすれば、以下の式(2)のように示すことができる。なお、上述のように、E型NMOSトランジスタ120のゲートとドレインが接続され、更にこれらと基準電圧端子3が接続されているので、下記の式(2)においてゲート・ソース間電圧V
g2
は基準電圧V
ref
となる。このため、ドレイン電流I
d2
は、しきい値電圧V
te
及び基準電圧V
ref
に依存するものとなる。

d2
=1/2・gmE・(V
g2
−V
te


=1/2・gmE・(V
ref
−V
te


・・・(2)
【0022】
以上より、基準電圧V
ref
は、上記の式(1)のI
d1
が上記の式(2)のI
d2
に等しくなることから、下記の式(3)のようになる。

ref
≒V
te
+(gmD/gmE)
1/2
・|V
td
| ・・・(3)
【0023】
図2は、本発明の第1の実施形態における半導体装置を示す概略平面図であり、半導体基板上に形成されているED型基準電圧発生回路を平面視した図である。図2では、半導体装置100の構造のうち、N型ゲート電極6と、P型ゲート電極7と、金属配線層の機能を兼ねる水素遮断金属膜10と、水素遮断金属膜10と接続されている金属配線9a〜9fとを示す。また、図2中の破線は、D型NMOSトランジスタ110及びE型NMOSトランジスタ120のアクティブ領域をそれぞれ示す。
なお、平面視した図とは、半導体基板をその法線方向から上面を見たときの図(上面図)を意味する。
【0024】
半導体基板の上方(基板の法線方向)から平面視したときにおいて、E型NMOSトランジスタ120側の破線で示すアクティブ領域上の水素遮断金属膜10は、P型ゲート電極7の面積よりも広く、P型ゲート電極7を覆うように配置されている。
【0025】
ここで、D型NMOSトランジスタ110及びE型NMOSトランジスタ120の断面について、図3及び図4を参照しながら説明する。
【0026】
図3は、図2におけるA−A線の断面を示す説明図である。図4は、図2におけるB−B線の断面を示す説明図である。
図3及び図4に示すように、半導体基板1と、分離用酸化膜2と、ゲート酸化膜3と、P型ウェル領域4と、ソース・ドレイン領域5と、N型ゲート電極6と、P型ゲート電極7と、燐及びホウ素を添加したシリコン酸化膜(以下、「BPSG(Boro-Phospho Silicate Glass)膜」と称する)8と、金属配線9と、水素遮断金属膜10と、パッシベーション膜11と、を有する。D型NMOSトランジスタ110及びE型NMOSトランジスタ120は、半導体基板1上に、分離用酸化膜2と、ゲート酸化膜3と、P型ウェル領域4と、ソース・ドレイン領域5と、N型ゲート電極6と、P型ゲート電極7とを構造的に組み合わせることにより形成されている。
【0027】
半導体基板1は、ウエハ状のP型シリコン半導体基板である。
なお、本実施形態では、半導体基板1としてウエハ状のP型シリコン半導体基板としたが、これに限ることなく、半導体基板1の形状、構造、大きさ、材質、及び極性は、目的に応じて適宜選択することができる。
【0028】
分離用酸化膜2は、半導体基板1上に形成されているLOCOS(LOCal Oxidation of Silicon)である。分離用酸化膜2は、D型NMOSトランジスタ110及びE型NMOSトランジスタ120を分離するために、各アクティブ領域の外縁に設けられている。
なお、本実施形態では、D型NMOSトランジスタ110及びE型NMOSトランジスタ120を分離するためにLOCOSを形成したが、これに限ることなく、例えば、STI(Shallow Trench Isolation)などを形成して分離するようにしてもよい。
【0029】
D型NMOSトランジスタ110は、ゲート酸化膜3と、P型ウェル領域4と、ソース・ドレイン領域5と、ポリシリコン膜にリンを注入したN型ゲート電極6と、を有する。
【0030】
D型NMOSトランジスタ110は、P型ウェル領域4とN型ゲート電極6との仕事関数の差が大きくなるように不純物濃度が調整されていることから、P型の半導体基板1の表面に反転する向きの電界が印加されるため、低いしきい値電圧になる。さらに、N型のチャネルドープ領域によりしきい値電圧を低くすることができることから、N型ゲート電極6及びチャネルドープ領域への不純物注入は、D型NMOSトランジスタ110がデプレション型になるよう適宜制御され、しきい値電圧V
td
を0V以下にすることができる。これにより、ゲートの電位が0Vであってもドレイン電圧を印加することで、チャネルを介してドレイン電流を流すことができる。
また、バックゲートは、高濃度のP型不純物を含む領域(不図示)を介してP型ウェル領域4に接続されており、ソースに接続されている。
(【0031】以降は省略されています)

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