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公開番号2021069253
公報種別公開特許公報(A)
公開日20210430
出願番号2019195253
出願日20191028
発明の名称力率改善回路の制御装置、並びに 力率改善回路、電源装置及び半導体装置
出願人ローム株式会社
代理人特許業務法人 佐野特許事務所
主分類H02M 7/12 20060101AFI20210402BHJP(電力の発電,変換,配電)
要約【課題】良好な力率改善作用を実現する。
【解決手段】電源端子対(IN1、IN2)に加わる交流電圧(Vac)から直流の出力電圧(Vout)を生成する電源装置(1)において、交流電圧を全波整流することで全波整流電圧を生成する全波整流回路(20)と、平滑コンデンサ(34)が接続されて出力電圧が加わる出力配線(PL3)と、の間に力率改善回路(30)が設けられる。力率改善回路は、全波整流回路と出力配線との間に挿入されるインダクタ(31)と、インダクタに流れるインダクタ電流を制御するためのスイッチング素子(32)と、を含む。力率改善回路の制御装置(100)は、電源端子対及び全波整流回路間の電圧を整流することで得た脈流電圧と、出力電圧に応じた帰還電圧(Vfb)と、に基づいて、スイッチング素子の状態を制御する。
【選択図】図1
特許請求の範囲【請求項1】
電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路の制御装置であって、
前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、を含み、
前記制御装置は、前記電源端子対及び前記全波整流回路間の電圧を整流することで得た脈流電圧と、前記出力電圧に応じた帰還電圧と、に基づいて、前記スイッチング素子の状態を制御する
ことを特徴とする力率改善回路の制御装置。
続きを表示(約 4,100 文字)【請求項2】
前記スイッチング素子のオン区間では前記インダクタ電流が前記スイッチング素子を通じて流れ、
前記力率改善回路には、前記スイッチング素子のオフ区間における前記インダクタ電流を前記出力配線に導くための還流素子が設けられる
ことを特徴とする請求項1に記載の力率改善回路の制御装置。
【請求項3】
前記全波整流回路とは別に前記電源端子対及び前記全波整流回路間の前記交流電圧が全波整流され、その全波整流の結果が分圧されることで前記脈流電圧が生成され、
前記制御装置は、
前記脈流電圧の極小値を検出する極小値検出部と、
前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、
検出された極小値に基づき前記脈流電圧を負側にシフトする処理を通じて得た制御用脈流電圧と、前記誤差電圧と、に基づいて、前記スイッチング素子の状態を制御するスイッチング制御部と、を備える
ことを特徴とする請求項1又は2に記載の力率改善回路の制御装置。
【請求項4】
前記制御装置は、
前記脈流電圧の振幅を検出する振幅検出部と、
検出された極小値に基づき前記脈流電圧を負側にシフトすることで補正脈流電圧を生成する脈流電圧補正部と、
前記振幅検出部による検出振幅に基づき前記補正脈流電圧の振幅を補正することで前記制御用脈流電圧を生成する制御用脈流電圧生成部と、を備える
ことを特徴とする請求項3に記載の力率改善回路の制御装置。
【請求項5】
前記電源端子対は第1電源端子及び第2電源端子から成り、
前記脈流電圧は、前記第1電源端子に加わる電圧を半波整流して得られる第1脈流電圧と、前記第2電源端子に加わる電圧を半波整流して得られる第2脈流電圧と、を含み、
前記制御装置は、
前記第1脈流電圧及び第2脈流電圧に基づいて前記交流電圧のゼロクロスタイミングを検出するゼロクロスタイミング検出部と、
前記ゼロクロスタイミング検出部の検出結果に基づいて前記交流電圧の半周期を検出する周期検出部と、
前記交流電圧の半周期を周期として有し、且つ、前記ゼロクロスタイミング検出部による検出ゼロクロスタイミングにて極小値をとる制御用脈流電圧を生成する制御用脈流電圧生成部と、
前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、
前記制御用脈流電圧と前記誤差電圧に基づいて前記スイッチング素子の状態を制御するスイッチング制御部と、を備える
ことを特徴とする請求項1又は2に記載の力率改善回路の制御装置。
【請求項6】
前記制御用脈流電圧生成部は、前記周期検出部による検出周期及び前記ゼロクロスタイミング検出部による検出ゼロクロスタイミングと所定の正弦波データとに基づき、正弦波を全波整流した波形を持つデジタル信号を生成するデジタル信号生成部と、前記デジタル信号をD/A変換することで前記制御脈電流電圧を生成するD/Aコンバータと、を備える
ことを特徴とする請求項5に記載の力率改善回路の制御装置。
【請求項7】
前記全波整流回路とは別に前記電源端子対及び前記全波整流回路間の前記交流電圧が全波整流され、その全波整流の結果が分圧されることで前記脈流電圧が生成され、
前記制御装置は、前記脈流電圧のピークタイミングを検出するピークタイミング検出部と、
前記ピークタイミング検出部の検出結果に基づいて前記交流電圧の半周期を検出する周期検出部と、
前記交流電圧の半周期を周期として有し、且つ、前記ピークタイミング検出部による検出ピークタイミングにて極大値を持つ制御用脈流電圧を生成する制御用脈流電圧生成部と、
前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、
前記制御用脈流電圧と前記誤差電圧に基づいて前記スイッチング素子の状態を制御するスイッチング制御部と、を備える
ことを特徴とする請求項1又は2に記載の力率改善回路の制御装置。
【請求項8】
前記制御用脈流電圧生成部は、前記周期検出部による検出周期及び前記ピークタイミング検出部による検出ピークタイミングと所定の正弦波データとに基づき、正弦波を全波整流した波形を持つデジタル信号を生成するデジタル信号生成部と、前記デジタル信号をD/A変換することで前記制御脈電流電圧を生成するD/Aコンバータと、を備える
ことを特徴とする請求項7に記載の力率改善回路の制御装置。
【請求項9】
前記スイッチング制御部は、前記スイッチング素子を所定のPWM周波数で交互にオン、オフするPWM制御を実行し、この際、前記制御用脈流電圧及び前記誤差電圧に基づき前記スイッチング素子のオンデューティを制御する
ことを特徴とする請求項3〜8の何れかに記載の力率改善回路の制御装置。
【請求項10】
前記電源端子対と前記全波整流回路との間にコモンモードフィルタが設けられ、
前記脈流電圧は、前記電源端子対と前記コモンモードフィルタとの間の配線から抽出される
ことを特徴とする請求項1〜9の何れかに記載の力率改善回路の制御装置。
【請求項11】
電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路であって、
前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、請求項1〜10の何れかに記載の制御装置と、を備えた
ことを特徴とする力率改善回路。
【請求項12】
電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置であって、
前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、
平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、
前記全波整流回路及び前記出力配線間に設けられる、請求項11に記載の力率改善回路と、を備えた
ことを特徴とする電源装置。
【請求項13】
請求項5又は6に記載の制御装置を1以上の半導体基板に集積化した半導体装置であって、
前記1以上の半導体基板を収容する筐体と、
前記筐体から露出した複数の外部端子と、を備え、
前記複数の外部端子は、前記第1電源端子に加わる電圧の半波整流電圧を受ける第1外部端子と、前記第2電源端子に加わる電圧の半波整流電圧を受ける第2外部端子と、複数の第3外部端子と、を含み、
前記第1外部端子及び前記第2外部端子間の距離は、前記複数の第3外部端子間の内、互いに隣接する2つの第3外部端子間の距離と比べて、大きい
ことを特徴とする半導体装置。
【請求項14】
前記複数の第3外部端子の内、前記第2外部端子に隣接する第3外部端子と、前記第2外部端子との距離は、
互いに隣接する2つの第3外部端子間の距離と比べて、大きい
ことを特徴とする請求項13に記載の半導体装置。
【請求項15】
前記制御装置は、前記第1外部端子における半波整流電圧を分圧することで前記第1脈流電圧を生成する第1分圧回路と、前記第2外部端子における半波整流電圧を分圧することで前記第2脈流電圧を生成する第2分圧回路と、を備え、
前記1以上の半導体基板は、前記第1分圧回路及び前記第2分圧回路が形成される第1半導体基板と、前記第1半導体基板とは別の第2半導体基板と、を含み、
前記第1半導体基板は、前記第2外部端子に隣接する第3外部端子よりも、前記第1外部端子の近くに配置される
ことを特徴とする請求項14に記載の半導体装置。
【請求項16】
請求項5又は6に記載の制御装置を1以上の半導体基板に集積化した半導体装置であって、
前記1以上の半導体基板を収容する筐体と、
前記筐体から露出した複数の外部端子と、を備え、
前記複数の外部端子は、前記第1電源端子に加わる電圧の半波整流電圧を受ける第1外部端子と、前記第2電源端子に加わる電圧の半波整流電圧を受ける第2外部端子と、前記1以上の半導体基板の何れかに接続される複数の第3外部端子と、前記1以上の半導体基板の何れに対しても非接続とされる第4外部端子と、を含み、
前記第1外部端子と前記第2外部端子との間に1以上の第4外部端子が配置される
ことを特徴とする半導体装置。
【請求項17】
前記複数の第3外部端子の内、前記第2外部端子に対して最も近い第3外部端子と、前記第2外部端子との間に、他の1以上の第4外部端子が配置される
ことを特徴とする請求項16に記載の半導体装置。
【請求項18】
前記制御装置は、前記第1外部端子における半波整流電圧を分圧することで前記第1脈流電圧を生成する第1分圧回路と、前記第2外部端子における半波整流電圧を分圧することで前記第2脈流電圧を生成する第2分圧回路と、を備え、
前記1以上の半導体基板は、前記第1分圧回路及び前記第2分圧回路が形成される第1半導体基板と、前記第1半導体基板とは別の第2半導体基板と、を含み、
前記第1半導体基板は、前記第2外部端子に対して最も近い第3外部端子よりも、前記第1外部端子の近くに配置される
ことを特徴とする請求項17に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、力率改善回路の制御装置、並びに 力率改善回路、電源装置及び半導体装置に関する。
続きを表示(約 7,400 文字)【背景技術】
【0002】
図20に、力率改善機能を備えた電源装置901の全体構成を示す。電源装置901は、交流電源から供給される交流電圧Vacに基づき直流の出力電圧Voを生成するAC/DCコンバータである。
【0003】
電源装置901は、交流電圧Vacのノイズを低減するフィルタ部910と、ノイズ低減後の交流電圧Vacを全波整流する全波整流回路920と、全波整流回路920から出力される全波整流電圧Vhを受けて出力電圧Voを生成するPFC回路(力率改善回路)930と、を備える。PFC回路930は、インダクタ931と、トランジスタ932と、還流ダイオード933と、平滑コンデンサ934と、分圧抵抗935及び936と、センス抵抗937と、PFC制御部938と、を備える。分圧抵抗935及び936から、出力電圧Voに応じた帰還電圧がPFC制御部938に提供される。センス抵抗937を用いてインダクタ931に流れる電流(インダクタ電流)Ipが検出される。
【0004】
インダクタ931、トランジスタ932及び還流ダイオード933により昇圧回路が形成され、PFC制御部938はトランジスタ932のオン/オフを通じてインダクタ電流Ipを制御する。この際、PFC制御部938は、全波整流回路920を経た全波整流電圧Vhを元にインダクタ電流Ipが決定されるよう、定オン幅制御やピーク電流制御を行う。
【先行技術文献】
【特許文献】
【0005】
特開2010−114993号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
全波整流電圧Vhが理想的な脈流電圧(正弦波電圧を正確に絶対値化した脈流電圧)であれば、その理想的な脈流電圧に沿った電流波形をインダクタ電流Ipにもたせることで電源装置901の力率は限りなく“1”に近づく。
【0007】
しかしながら、全波整流電圧Vhは、フィルタ部910による電圧歪みや、全波整流後のコンデンサ951による電圧歪みの影響を受け、上記理想的な脈流電圧から乖離する。図21に正弦波電圧としての交流電圧Vacの波形と共に全波整流電圧Vhの波形の例を概略的に示す。全波整流電圧Vhは、0Vまで電位が下がりきらない、高調波歪みを含んだ脈流電圧となる。
【0008】
交流電圧Vacの瞬時値が0Vとなる近辺ではインダクタ電流Ipもゼロ近辺にすることが力率の改善につながるが、歪みの影響により全波整流電圧Vhが0Vの電位まで下がりきらないと、交流電圧Vacの瞬時値が0Vとなる近辺においても一定値以上のインダクタ電流Ipが流れるようPFC制御部938が動作することになる。つまり電流の波形が歪むこととなる。電流波形の歪みの増大は電源装置901の力率の低下を意味する。このような歪みは、特に照明機器など、高調波電流に対する規制が厳しい分野において致命的となりうる。
【0009】
本発明は、良好な力率改善作用の実現に寄与する力率改善回路の制御装置、並びに、力率改善回路、電源装置及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明に係る力率改善回路の制御装置は、電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路の制御装置であって、前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、を含み、前記制御装置は、前記電源端子対及び前記全波整流回路間の電圧を整流することで得た脈流電圧と、前記出力電圧に応じた帰還電圧と、に基づいて、前記スイッチング素子の状態を制御する構成(第1の構成)である。
【0011】
上記第1の構成に係る力率改善回路の制御装置において、前記スイッチング素子のオン区間では前記インダクタ電流が前記スイッチング素子を通じて流れ、前記力率改善回路には、前記スイッチング素子のオフ区間における前記インダクタ電流を前記出力配線に導くための還流素子が設けられる構成(第2の構成)であっても良い。
【0012】
上記第1又は第2の構成に係る力率改善回路の制御装置において、前記全波整流回路とは別に前記電源端子対及び前記全波整流回路間の前記交流電圧が全波整流され、その全波整流の結果が分圧されることで前記脈流電圧が生成され、前記制御装置は、前記脈流電圧の極小値を検出する極小値検出部と、前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、検出された極小値に基づき前記脈流電圧を負側にシフトする処理を通じて得た制御用脈流電圧と、前記誤差電圧と、に基づいて、前記スイッチング素子の状態を制御するスイッチング制御部と、を備える構成(第3の構成)であっても良い。
【0013】
上記第3の構成に係る力率改善回路の制御装置において、前記制御装置は、前記脈流電圧の振幅を検出する振幅検出部と、検出された極小値に基づき前記脈流電圧を負側にシフトすることで補正脈流電圧を生成する脈流電圧補正部と、前記振幅検出部による検出振幅に基づき前記補正脈流電圧の振幅を補正することで前記制御用脈流電圧を生成する制御用脈流電圧生成部と、を備える構成(第4の構成)であっても良い。
【0014】
上記第1又は第2の構成に係る力率改善回路の制御装置において、前記電源端子対は第1電源端子及び第2電源端子から成り、前記脈流電圧は、前記第1電源端子に加わる電圧を半波整流して得られる第1脈流電圧と、前記第2電源端子に加わる電圧を半波整流して得られる第2脈流電圧と、を含み、前記制御装置は、前記第1脈流電圧及び第2脈流電圧に基づいて前記交流電圧のゼロクロスタイミングを検出するゼロクロスタイミング検出部と、前記ゼロクロスタイミング検出部の検出結果に基づいて前記交流電圧の半周期を検出する周期検出部と、前記交流電圧の半周期を周期として有し、且つ、前記ゼロクロスタイミング検出部による検出ゼロクロスタイミングにて極小値をとる制御用脈流電圧を生成する制御用脈流電圧生成部と、前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、前記制御用脈流電圧と前記誤差電圧に基づいて前記スイッチング素子の状態を制御するスイッチング制御部と、を備える構成(第5の構成)であっても良い。
【0015】
上記第5の構成に係る力率改善回路の制御装置において、前記制御用脈流電圧生成部は、前記周期検出部による検出周期及び前記ゼロクロスタイミング検出部による検出ゼロクロスタイミングと所定の正弦波データとに基づき、正弦波を全波整流した波形を持つデジタル信号を生成するデジタル信号生成部と、前記デジタル信号をD/A変換することで前記制御脈電流電圧を生成するD/Aコンバータと、を備える構成(第6の構成)であっても良い。
【0016】
上記第1又は第2の構成に係る力率改善回路の制御装置において、前記全波整流回路とは別に前記電源端子対及び前記全波整流回路間の前記交流電圧が全波整流され、その全波整流の結果が分圧されることで前記脈流電圧が生成され、前記制御装置は、前記脈流電圧のピークタイミングを検出するピークタイミング検出部と、前記ピークタイミング検出部の検出結果に基づいて前記交流電圧の半周期を検出する周期検出部と、前記交流電圧の半周期を周期として有し、且つ、前記ピークタイミング検出部による検出ピークタイミングにて極大値を持つ制御用脈流電圧を生成する制御用脈流電圧生成部と、前記帰還電圧と所定の基準電圧とに基づく誤差電圧を生成するエラーアンプと、前記制御用脈流電圧と前記誤差電圧に基づいて前記スイッチング素子の状態を制御するスイッチング制御部と、を備える構成(第7の構成)であっても良い。
【0017】
上記第7の構成に係る力率改善回路の制御装置において、前記制御用脈流電圧生成部は、前記周期検出部による検出周期及び前記ピークタイミング検出部による検出ピークタイミングと所定の正弦波データとに基づき、正弦波を全波整流した波形を持つデジタル信号を生成するデジタル信号生成部と、前記デジタル信号をD/A変換することで前記制御脈電流電圧を生成するD/Aコンバータと、を備える構成(第8の構成)であっても良い。
【0018】
上記第3〜第8の構成の何れかに係る力率改善回路の制御装置において、前記スイッチング制御部は、前記スイッチング素子を所定のPWM周波数で交互にオン、オフするPWM制御を実行し、この際、前記制御用脈流電圧及び前記誤差電圧に基づき前記スイッチング素子のオンデューティを制御する構成(第9の構成)であっても良い。
【0019】
上記第1〜第9の構成の何れかに係る力率改善回路の制御装置において、前記電源端子対と前記全波整流回路との間にコモンモードフィルタが設けられ、前記脈流電圧は、前記電源端子対と前記コモンモードフィルタとの間の配線から抽出される構成(第10の構成)であっても良い。
【0020】
本発明に係る力率改善回路は、電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置に設けられる力率改善回路であって、前記力率改善回路は、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、の間に設けられ、前記全波整流回路と前記出力配線との間に挿入されるインダクタと、前記インダクタに流れるインダクタ電流を制御するためのスイッチング素子と、上記第1〜第10の構成の何れかに係る制御装置と、を備えた構成(第11の構成)である。
【0021】
本発明に係る電源装置は、電源端子対に加わる交流電圧から直流の出力電圧を生成する電源装置であって、前記交流電圧を全波整流することで全波整流電圧を生成する全波整流回路と、平滑コンデンサが接続されて前記出力電圧が加わる出力配線と、前記全波整流回路及び前記出力配線間に設けられる、上記第11の構成に係る力率改善回路と、を備えた構成(第12の構成)である。
【0022】
本発明に係る半導体装置は、上記第5又は第6の構成に係る制御装置を1以上の半導体基板に集積化した半導体装置であって、前記1以上の半導体基板を収容する筐体と、前記筐体から露出した複数の外部端子と、を備え、前記複数の外部端子は、前記第1電源端子に加わる電圧の半波整流電圧を受ける第1外部端子と、前記第2電源端子に加わる電圧の半波整流電圧を受ける第2外部端子と、複数の第3外部端子と、を含み、前記第1外部端子及び前記第2外部端子間の距離は、前記複数の第3外部端子間の内、互いに隣接する2つの第3外部端子間の距離と比べて、大きい構成(第13の構成)である。
【0023】
上記第13の構成に係る半導体装置において、前記複数の第3外部端子の内、前記第2外部端子に隣接する第3外部端子と、前記第2外部端子との距離は、互いに隣接する2つの第3外部端子間の距離と比べて、大きい構成(第14の構成)であっても良い。
【0024】
上記第14の構成に係る半導体装置において、前記制御装置は、前記第1外部端子における半波整流電圧を分圧することで前記第1脈流電圧を生成する第1分圧回路と、前記第2外部端子における半波整流電圧を分圧することで前記第2脈流電圧を生成する第2分圧回路と、を備え、前記1以上の半導体基板は、前記第1分圧回路及び前記第2分圧回路が形成される第1半導体基板と、前記第1半導体基板とは別の第2半導体基板と、を含み、前記第1半導体基板は、前記第2外部端子に隣接する第3外部端子よりも、前記第1外部端子の近くに配置される構成(第15の構成)であっても良い。
【0025】
本発明に係る半導体装置は、上記第5又は第6の構成に係る制御装置を1以上の半導体基板に集積化した半導体装置であって、前記1以上の半導体基板を収容する筐体と、前記筐体から露出した複数の外部端子と、を備え、前記複数の外部端子は、前記第1電源端子に加わる電圧の半波整流電圧を受ける第1外部端子と、前記第2電源端子に加わる電圧の半波整流電圧を受ける第2外部端子と、前記1以上の半導体基板の何れかに接続される複数の第3外部端子と、前記1以上の半導体基板の何れに対しても非接続とされる第4外部端子と、を含み、前記第1外部端子と前記第2外部端子との間に1以上の第4外部端子が配置される構成(第16の構成)であっても良い。
【0026】
上記第16の構成に係る半導体装置において、前記複数の第3外部端子の内、前記第2外部端子に対して最も近い第3外部端子と、前記第2外部端子との間に、他の1以上の第4外部端子が配置される構成(第17の構成)であっても良い。
【0027】
上記第17の構成に係る半導体装置において、前記制御装置は、前記第1外部端子における半波整流電圧を分圧することで前記第1脈流電圧を生成する第1分圧回路と、前記第2外部端子における半波整流電圧を分圧することで前記第2脈流電圧を生成する第2分圧回路と、を備え、前記1以上の半導体基板は、前記第1分圧回路及び前記第2分圧回路が形成される第1半導体基板と、前記第1半導体基板とは別の第2半導体基板と、を含み、前記第1半導体基板は、前記第2外部端子に対して最も近い第3外部端子よりも、前記第1外部端子の近くに配置される構成(第18の構成)であっても良い。
【発明の効果】
【0028】
本発明によれば、良好な力率改善作用の実現に寄与する力率改善回路の制御装置、並びに、力率改善回路、電源装置及び半導体装置を提供することが可能となる。
【図面の簡単な説明】
【0029】
本発明の第1実施形態に係る電源装置の全体構成図である。
本発明の第1実施形態に係るPFC制御部の外観斜視図である。
本発明の第1実施形態に係り、電源端子対とフィルタ部との接続配線の説明図である。
本発明の第1実施形態に係り、連続モード(Continuous-Conduction Mode)における交流電圧及びインダクタ電流の波形図である。
本発明の第1実施形態に属する実施例EX1_1に係り、電源装置の一部構成図である。
本発明の第1実施形態に属する実施例EX1_1に係り、電源装置における幾つかの電圧波形及び電流波形を示す図である。
本発明の第1実施形態に属する実施例EX1_1に係り、振幅検出部の構成図である。
本発明の第1実施形態に属する実施例EX1_1に係り、スイッチング制御部の構成及び信号波形を示す図である。
本発明の第1実施形態に属する実施例EX1_2に係り、電源装置の一部構成図である。
本発明の第1実施形態に属する実施例EX1_2に係り、電源装置における幾つかの電圧波形及び電流波形を示す図である。
本発明の第1実施形態に属する実施例EX1_2に係り、正弦波データの波形を示す図である。
本発明の第1実施形態に属する実施例EX1_2に係り、制御単位区間が複数の要素区間に分割される様子を示す図である。
本発明の第1実施形態に属する実施例EX1_3に係り、電源装置の一部構成図である。
本発明の第1実施形態に属する実施例EX1_3に係り、電源装置における幾つかの電圧波形及び電流波形を示す図である。
本発明の第1実施形態に属する実施例EX1_3に係り、制御単位区間が複数の要素区間に分割される様子を示す図である。
本発明の第2実施形態に係り、PFC制御部における外部端子の基本配列構造を示す図である。
本発明の第2実施形態に係り、PFC制御部を構成する2つの半導体基板を示す図である。
本発明の第2実施形態に属する実施例EX2_1に係り、PFC制御部における外部端子の配列を示す図である。
本発明の第2実施形態に属する実施例EX2_2に係り、PFC制御部における外部端子の配列を示す図である。
参考構成に係り、力率改善機能を有する電源装置の全体構成図である。
図20の電源装置に関わる交流電圧及び全波整流電圧の波形図である。
【発明を実施するための形態】
【0030】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“220”によって参照されるゼロクロスタイミング検出部は(図9参照)、ゼロクロスタイミング検出部220と表記されることもあるし、検出部220と略記されることもあり得るが、それらは全て同じものを指す。
(【0031】以降は省略されています)

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