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公開番号2021068951
公報種別公開特許公報(A)
公開日20210430
出願番号2019191404
出願日20191018
発明の名称アナログスイッチ
出願人エイブリック株式会社
代理人
主分類H03K 17/687 20060101AFI20210402BHJP(基本電子回路)
要約【課題】スイッチング可能な信号電圧が比較的に高く、従来のアナログスイッチより回路規模及び消費電力が小さいアナログスイッチを提供する。
【解決手段】アナログスイッチ1Aは、第1のクロック及び第2のクロックを生成するクロック生成回路20と、ソースとバックゲートとが接続されているNMOSトランジスタ(以下Tr)Mns1及びソースとバックゲートとが接続されているPMOSTrMps1の一方のドレインと他方のソースと接続され、一方のソースは信号入力端子Ti1と接続され、他方のドレインは信号出力端子To1と接続されているトランスファー回路40Aと、電圧Vii、第1のクロックに基づき生成した信号をPMOSTrMps1のゲートへ出力する降圧回路31と、電圧Vii、第2のクロックに基づき生成した信号をNMOSTrMns1のゲートへ出力する昇圧回路32と、を備える。
【選択図】図1
特許請求の範囲【請求項1】
第1の信号入力端子を有する信号入力部と第1の信号出力端子を有する信号出力部との間を電気的に接続する又は切り離すアナログスイッチであって、
入力される基準クロックに基づいて、第1のクロックと、前記第1のクロックと逆極性である第2のクロックとを含む複数のクロックを生成するクロック生成回路と、
ソースとバックゲートとが接続されているN型の電界効果トランジスタである第1のN型トランスファートランジスタと、ソースとバックゲートとが接続されているP型の電界効果トランジスタである第1のP型トランスファートランジスタと、を有し、前記第1のN型トランスファートランジスタ及び前記第1のP型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第1の信号入力端子と接続され、他方のトランスファートランジスタのドレインは前記第1の信号出力端子と接続されているトランスファー回路と、
前記第1のP型トランスファートランジスタのオン状態とオフ状態とを制御する第1の制御信号を、前記第1の信号入力端子の電圧及び前記第1のクロックに基づいて生成可能に構成される第1の制御信号生成回路と、
前記第1のN型トランスファートランジスタのオン状態とオフ状態とを制御する第2の制御信号を、前記第1の信号入力端子の電圧及び前記第2のクロックに基づいて生成可能に構成される第2の制御信号生成回路と、を備えることを特徴とするアナログスイッチ。
続きを表示(約 7,300 文字)【請求項2】
前記クロック生成回路は、前記基準クロックが入力されるクロック入力端子と、前記第1のクロックを出力する第1のクロック出力端子と、前記第2のクロックを出力する第2のクロック出力端子と、前記基準クロックに基づいて前記第1のクロックがローレベルにある期間でハイレベルにある第3のクロックを生成し、生成した前記第3のクロックを出力する第3のクロック出力端子と、前記基準クロックに基づいて前記第3のクロックと逆極性であって前記第2のクロックがハイレベルにある期間でローレベルにある第4のクロックを生成し、生成した前記第4のクロックを出力する第4のクロック出力端子と、を有し、
前記第1の制御信号生成回路は、ソースとバックゲートとが接続されているP型の電界効果トランジスタである第1のP型FETと、ソースが前記第1のP型FETのソース及びバックゲートと、自己のバックゲートとに接続されている第2のP型FETと、前記第1のクロック出力端子と接続される一端と前記第2のP型FETのドレイン及び前記第1のP型FETのゲートと接続される他端とを含む第1のキャパシタと、前記第3のクロック出力端子と接続される一端と前記第1のP型FETのドレイン及び前記第2のP型FETのゲートと接続される他端とを含む第2のキャパシタと、前記第2のP型FETのドレインと接続されるアノードと前記第2のP型FETのソース及びバックゲートと接続されるカソードとを含む第1のツェナーダイオードと、前記第1のP型FETのドレインと接続されるアノードと前記第1のP型FETのソース及びバックゲートと接続されるカソードとを含む第2のツェナーダイオードと、を有し、
前記第2の制御信号生成回路は、ソースとバックゲートとが接続されているN型の電界効果トランジスタである第1のN型FETと、ソースが前記第1のN型FETのソース及びバックゲートと、自己のバックゲートとに接続されている第2のN型FETと、前記第2のクロック出力端子と接続される一端と前記第2のN型FETのドレイン及び前記第1のN型FETのゲートと接続される他端とを含む第3のキャパシタと、前記第4のクロック出力端子と接続される一端と、前記第1のN型FETのドレイン及び前記第2のN型FETのゲートと接続される他端とを含む第4のキャパシタと、前記第2のN型FETのソース及びバックゲートと接続されるアノードと前記第2のN型FETのドレインと接続されるカソードとを含む第3のツェナーダイオードと、前記第1のN型FETのソース及びバックゲートと接続されるアノードと前記第1のN型FETのドレインと接続されるカソードとを含む第4のツェナーダイオードと、を有し、
前記第1の信号入力端子と前記一方のトランスファートランジスタのソースとの接続点は、第1のノード及び第2のノードと接続され、
前記第1のノードは、前記第1のP型FETのソース及びバックゲートと、前記第2のP型FETのソース及びバックゲートと、前記第1のツェナーダイオードのカソードと、前記第2のツェナーダイオードのカソードとが接続されたノードであり、
前記第2のノードは、前記第1のN型FETのソース及びバックゲートと、前記第2のN型FETのソース及びバックゲートと、前記第3のツェナーダイオードのアノードと、前記第4のツェナーダイオードのアノードとの接続点である請求項1に記載のアナログスイッチ。
【請求項3】
前記第1の制御信号生成回路は、第3のノード及び第4のノードを有し、
前記第2の制御信号生成回路は、第5のノード及び第6のノードを有し、
前記第3のノードは、前記第1の制御信号生成回路の前記第1のP型FETのドレイン、前記第2のP型FETのゲート、前記第2のキャパシタの他端及び前記第2のツェナーダイオードのアノードとの接続点であり、
前記第4のノードは、前記第1の制御信号生成回路の前記第2のP型FETのドレイン、前記第1のP型FETのゲート、前記第1のキャパシタの他端及び前記第1のツェナーダイオードのアノードとの接続点であり、
前記第5のノードは、前記第2の制御信号生成回路の前記第1のN型FETのドレイン、前記第2のN型FETのゲート、前記第4のキャパシタの他端及び前記第4のツェナーダイオードのカソードとの接続点であり、
前記第6のノードは、前記第2の制御信号生成回路の前記第2のN型FETのドレイン、前記第1のN型FETのゲート、前記第3のキャパシタの他端及び前記第3のツェナーダイオードのカソードとの接続点であり、
前記第1のP型トランスファートランジスタは、前記第3のノード及び前記第4のノードの一方と接続されるゲートを含み、
前記第1のN型トランスファートランジスタは、前記第1のP型トランスファートランジスタが前記第3のノードと接続されるゲートを含む場合には前記第5のノードと接続されるゲートを含み、前記第1のP型トランスファートランジスタが前記第4のノードと接続されるゲートを含む場合には前記第6のノードと接続されるゲートを含む、請求項2に記載のアナログスイッチ。
【請求項4】
前記信号出力部は、第2の信号出力端子をさらに有し、
前記トランスファー回路は、ソースとバックゲートとが接続されている第2のN型トランスファートランジスタと、ソースとバックゲートとが接続されている第2のP型トランスファートランジスタと、をさらに有し、
前記第2のN型トランスファートランジスタ及び前記第2のP型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは、他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第1のN型トランスファートランジスタ及び前記第1のP型トランスファートランジスタのうち一方のトランスファートランジスタのソースと前記第1の信号入力端子とに接続され、他方のトランスファートランジスタのドレインは、前記第2の信号出力端子と接続され、
前記第2のP型トランスファートランジスタは、前記第3のノード及び前記第4のノードのうち他方のノードと接続されるゲートを含み、
前記第2のN型トランスファートランジスタは、前記第1のP型トランスファートランジスタが前記第3のノードと接続されるゲートを含む場合には前記第6のノードと接続されるゲートを含み、前記第1のP型トランスファートランジスタが前記第4のノードと接続されるゲートを含む場合には前記第5のノードと接続されるゲートを含む、請求項3に記載のアナログスイッチ。
【請求項5】
前記第1の制御信号生成回路と同じ構成を有し、前記第1の制御信号がローレベルにある期間でハイレベルにある第3の制御信号を生成する第3の制御信号生成回路と、
前記第2の制御信号生成回路と同じ構成を有し、前記第3の制御信号と逆極性であって前記第2の制御信号がハイレベルにある期間でローレベルにある第4の制御信号を出力する第4の制御信号を生成する第4の制御信号生成回路と、をさらに備え、
前記第3の制御信号生成回路は、第7のノード及び第8のノードを有し、
前記第4の制御信号生成回路は、第9のノード及び第10のノードを有し、
前記第7のノードは、前記第3の制御信号生成回路の前記第2のP型FETのドレイン、前記第1のP型FETのゲート、前記第2のキャパシタの他端及び前記第2のツェナーダイオードのアノードとの接続点であり、
前記第8のノードは、前記第3の制御信号生成回路の前記第1のP型FETのドレイン、前記第2のP型FETのゲート、前記第1のキャパシタの他端及び前記第1のツェナーダイオードのアノードとの接続点であり、
前記第9のノードは、前記第4の制御信号生成回路の前記第2のN型FETのドレイン、前記第1のN型FETのゲート、前記第4のキャパシタの他端及び前記第4のツェナーダイオードのカソードとの接続点であり、
前記第10のノードは、前記第4の制御信号生成回路の前記第1のN型FETのドレイン、前記第2のN型FETのゲート、前記第3のキャパシタの他端及び前記第3のツェナーダイオードのカソードとの接続点であり、
前記信号入力部は、第2の信号入力端子をさらに有し、
前記トランスファー回路は、ソースとバックゲートとが接続されている第2のN型トランスファートランジスタと、ソースとバックゲートとが接続されている第2のP型トランスファートランジスタと、をさらに有し、
前記第2のN型トランスファートランジスタ及び前記第2のP型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第2の信号入力端子と接続され、他方のトランスファートランジスタのドレインは、前記第1のN型トランスファートランジスタ及び前記第1のP型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインと前記第1の信号出力端子とに接続され、
前記第2のP型トランスファートランジスタは、前記第1のP型FETが前記第3のノードと接続されるゲートを含む場合には前記第8のノードと接続されるゲートを含み、前記第1のP型FETが前記第4のノードと接続されるゲートを含む場合には前記第7のノードと接続されるゲートを含み、
前記第2のN型トランスファートランジスタは、前記第1のP型FETが前記第3のノードと接続されるゲートを含む場合には前記第10のノードと接続されるゲートを含み、前記第1のP型FETが前記第4のノードと接続されるゲートを含む場合には前記第9のノードと接続されるゲートを含む、請求項3に記載のアナログスイッチ。
【請求項6】
前記信号出力部は、第2の信号出力端子をさらに有し、
前記トランスファー回路は、ソースとバックゲートとが接続されている第3のN型トランスファートランジスタと、ソースとバックゲートとが接続されている第4のN型トランスファートランジスタと、ソースとバックゲートとが接続されている第3のP型トランスファートランジスタと、ソースとバックゲートとが接続されている第4のP型トランスファートランジスタと、をさらに有し、
前記第3のN型トランスファートランジスタ及び前記第3のP型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第1のN型トランスファートランジスタ及び前記第1のP型トランスファートランジスタの一方のトランスファートランジスタのソースと前記第1の信号入力端子とに接続され、他方のトランスファートランジスタのドレインは、前記第2の信号出力端子とに接続され、
前記第4のN型トランスファートランジスタ及び前記第4のP型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第2のN型トランスファートランジスタ及び前記第2のP型トランスファートランジスタの一方のトランスファートランジスタのソースと前記第2の信号入力端子とに接続され、他方のトランスファートランジスタのドレインは、前記第3のN型トランスファートランジスタ及び前記第3のP型トランスファートランジスタの他方のトランスファートランジスタのソースと前記第2の信号出力端子とに接続され、
前記第3のP型トランスファートランジスタは、前記第1のP型トランスファートランジスタが前記第3のノードと接続されるゲートを含む場合には前記第4のノードと接続されるゲートを含み、前記第1のP型FETが前記第4のノードと接続されるゲートを含む場合には前記第3のノードと接続されるゲートを含み、
前記第3のN型トランスファートランジスタは、前記第1のP型トランスファートランジスタが前記第3のノードと接続されるゲートを含む場合には前記第6のノードと接続されるゲートを含み、前記第1のP型FETが前記第4のノードと接続されるゲートを含む場合には前記第5のノードと接続されるゲートを含み、
前記第4のP型トランスファートランジスタは、前記第1のP型トランスファートランジスタが前記第3のノードと接続されるゲートを含む場合には前記第7のノードと接続されるゲートを含み、前記第1のP型FETが前記第4のノードと接続されるゲートを含む場合には前記第8のノードと接続されるゲートを含み、
前記第4のN型トランスファートランジスタは、前記第1のP型トランスファートランジスタが前記第3のノードと接続されるゲートを含む場合には前記第9のノードと接続されるゲートを含み、前記第1のP型FETが前記第4のノードと接続されるゲートを含む場合には前記第10のノードと接続されるゲートを含む、請求項5に記載のアナログスイッチ。
【請求項7】
前記第1の制御信号生成回路は、前記第1の信号入力端子と同じ電圧の第1のレベルと、前記第1のレベルよりも電圧が低い第2のレベルとを含む前記第1の制御信号を生成するように構成される、請求項1から6の何れか一項に記載のアナログスイッチ。
【請求項8】
前記第2の制御信号生成回路は、前記第1の信号入力端子と同じ電圧の第1のレベルと、前記第1のレベルよりも電圧が高い第3のレベルとを含む前記第2の制御信号を生成するように構成される、請求項1から7の何れか一項に記載のアナログスイッチ。
【請求項9】
第1の入力電圧が印加される第1の信号入力端子と、前記第1の入力電圧と同じ又はそれよりも電圧が低い第2の入力電圧が印加される第2の信号入力端子とを有する信号入力部と、第1の出力電圧が出力される第1の信号出力端子と、第2の出力電圧が出力される第2の信号出力端子とを有する信号出力部との間を電気的に接続する又は切り離すアナログスイッチであって、
入力される基準クロックに基づいて、第1のクロックと、前記第1のクロックと逆極性である第2のクロックと、前記第1のクロックがローレベルにある期間でハイレベルにある第3のクロックと、前記第2のクロックがハイレベルにある期間でローレベルであって、前記第3のクロックと逆極性である第4のクロックを含む複数のクロックを生成するクロック生成回路と、
ソースとバックゲートとが接続されている2個のN型の電界効果トランジスタである、第1のN型トランスファートランジスタ及び第2のN型トランスファートランジスタと、ソースとバックゲートとが接続されている2個のP型の電界効果トランジスタである、第1のP型トランスファートランジスタ及び第2のP型トランスファートランジスタと、を有するトランスファー回路と、
前記第1の入力電圧及び前記第1のクロックに基づいて、前記第1のP型トランスファートランジスタのオン状態とオフ状態とを制御する第1の制御信号と、前記第2の入力電圧及び前記第2のクロックに基づいて、前記第1のN型トランスファートランジスタのオン状態とオフ状態とを制御する第2の制御信号と、前記第1の入力電圧及び前記第3のクロックに基づいて、前記第2のP型トランスファートランジスタのオン状態とオフ状態とを制御する第3の制御信号と、前記第2の入力電圧及び前記第4のクロックに基づいて前記第2のN型トランスファートランジスタのオン状態とオフ状態とを制御する第4の制御信号とを生成可能に構成され、前記第1の制御信号を出力可能な第1の出力部と、前記第2の制御信号を出力可能な第2の出力部と、前記第3の制御信号を出力可能な第3の出力部と、前記第4の制御信号を出力可能な第4の出力部と、を有する制御信号生成回路と、を備え、
前記第1のP型トランスファートランジスタは、前記第1の信号入力端子と接続されるソース及びバックゲートと、前記第1の信号出力端子と接続されるドレインと、前記第1の出力部と接続されるゲートと、を含み、
前記第2のP型トランスファートランジスタは、前記第1の信号入力端子と前記第1のP型トランスファートランジスタのソース及びバックゲートとの接続点に接続されるソース及びバックゲートと、前記第2の信号出力端子と接続されるドレインと、前記第3の出力部と接続されるゲートと、を含み、
前記第1のN型トランスファートランジスタは、前記第2の信号入力端子と接続されるソース及びバックゲートと、前記第2の信号出力端子と前記第2のP型トランスファートランジスタのドレインとの接続点と接続されるドレインと、前記第2の出力部と接続されるゲートと、を含み、
前記第2のN型トランスファートランジスタは、前記第2の信号入力端子と前記第1のN型トランスファートランジスタのソース及びバックゲートとの接続点に接続されるソース及びバックゲートと、前記第1の信号出力端子と前記第1のP型トランスファートランジスタのドレインとの接続点と接続されるドレインと、前記第4の出力部と接続されるゲートと、を含む、ことを特徴とするアナログスイッチ。

発明の詳細な説明【技術分野】
【0001】
本発明は、アナログスイッチに関する。
続きを表示(約 8,600 文字)【背景技術】
【0002】
電気信号を伝達するアナログスイッチの一例として、半導体素子のMOSトランジスタを用いたアナログスイッチがある。MOSトランジスタを用いたアナログスイッチは、用途に応じて、信号電圧が数V〜1000V程度の範囲の信号をスイッチング可能に構成されている。スイッチングする信号の電圧が、例えば100V等のように、比較的に高い場合、アナログスイッチは、耐圧が信号電圧と同程度以上のMOSトランジスタを用いて構成される。このような耐圧が比較的に高いMOSトランジスタを用いて構成されるアナログスイッチは、例えば、特開2012−209763号公報に記載されている(特許文献1参照)。
【0003】
図14(a)は、特開2012−209763号公報に記載されているアナログスイッチの一つと実質的に等価に構成されるアナログスイッチ100の構成を示す回路図である。図14(b)は、従来のアナログスイッチの第1構成例としてのアナログスイッチ100における制御信号の状態及びMOSトランスファー回路130のオン/オフ状態を示すタイミングチャートである。
【0004】
アナログスイッチ100は、駆動回路120と、保持回路110と、MOSトランスファー回路130と、を備えている。
【0005】
駆動回路120は、PMOSトランジスタM5、M6と、ダイオードD1、D2と、を有している。PMOSトランジスタM5は、ソース及びバックゲートが電源電圧VDDを供給する電源ライン151と接続されている。PMOSトランジスタM5のドレインは、ダイオードD1のアノードと接続されている。PMOSトランジスタM6は、ソース及びバックゲートが電源ライン151と接続されている。PMOSトランジスタM6のドレインは、ダイオードD2のアノードと接続されている。PMOSトランジスタM5のゲートには、制御信号としてクロックΦONが入力される。PMOSトランジスタM6のゲートには、制御信号としてクロックΦOFFが入力される。
【0006】
保持回路110は、NMOSトランジスタM3、M4と、ツェナーダイオードD3、D4と、キャパシタC1、C2と、を有している。NMOSトランジスタM3、M4は、それぞれ、バックゲートとソースとが接続(短絡)されている。バックゲートと短絡されている各ソースは、互いに接続されており、さらに、キャパシタC1、C2の一端、ツェナーダイオードD3、D4のアノードにも接続されている。
【0007】
NMOSトランジスタM3のドレインは、キャパシタC1の他端、ダイオードD1のカソード、ツェナーダイオードD4のカソード及びNMOSトランジスタM4のゲートと接続されている。NMOSトランジスタM4のドレインは、キャパシタC2の他端、ダイオードD2のカソード、ツェナーダイオードD3のカソード及びNMOSトランジスタM3のゲートと接続されている。
【0008】
MOSトランスファー回路130は、バックゲートとソースとが接続(短絡)された2個のNMOSトランジスタM1とM2と、端子Vio1と、端子Vio2と、を有している。NMOSトランジスタM1のソースとNMOSトランジスタM2のソースとは、直列接続されている。また、互いに接続されているNMOSトランジスタM1、M2のソースは、ツェナーダイオードD3、D4のアノード、NMOSトランジスタM3、M4のソース及びキャパシタC1、C2の他端と接続されている。
【0009】
NMOSトランジスタM1のドレインは、端子Vio1と接続されている。NMOSトランジスタM1のゲートは、NMOSトランジスタM2のゲート、NMOSトランジスタM3のドレイン、キャパシタC1の一端、ツェナーダイオードD4のカソード、NMOSトランジスタM4のゲート及びダイオードD1のカソードと接続されている。NMOSトランジスタM2のドレインは、端子Vio2と接続されている。
【0010】
クロックΦON、ΦOFFは、ハイレベルから所定時間ローレベルに遷移し、その後ハイレベルへ遷移する周期信号である。クロックΦON、ΦOFFは、初期状態において、共にハイレベルである。また、クロックΦON、ΦOFFは、互いにローレベルに遷移するタイミングがずれており、同時にローレベルにならないように調整されている。
【0011】
アナログスイッチ100の動作について説明する。クロックΦONが初期状態からローレベルに遷移すると、PMOSトランジスタM5がオンし、ダイオードD1を通して保持回路110、より詳細にはNMOSトランジスタM4のゲートに電源電圧VDDが印加される。ダイオードD1を通してNMOSトランジスタM4のゲートに電源電圧VDDが印加されると、NMOSトランジスタM4がオンする。NMOSトランジスタM4がオンすると、NMOSトランジスタM1、M2のゲート電圧は上昇する。NMOSトランジスタM1、M2のゲート電圧がNMOSトランジスタM1、M2の閾値電圧よりも高くなると、オンする。NMOSトランジスタM1、M2がオンすると、MOSトランスファー回路130は、オン状態に遷移する。
【0012】
続いて、クロックΦONがローレベルからハイレベルに遷移すると、PMOSトランジスタM5がオフする。PMOSトランジスタM5がオフすると、保持回路110は、駆動回路120と電気的に切り離される。保持回路110が駆動回路120と電気的に切り離された後も、保持回路110の出力電圧は、キャパシタC1、C2によって保持される。従って、MOSトランスファー回路130は、オン状態を維持する。
【0013】
その後、クロックΦOFFがハイレベルからローレベルに遷移すると、PMOSトランジスタM6がオンし、ダイオードD2を通して保持回路110、より詳細にはNMOSトランジスタM3のゲートに電源電圧VDDが印加される。NMOSトランジスタM3がオンすると、NMOSトランジスタM1、M2のゲート電圧は低下する。NMOSトランジスタM1、M2のゲート電圧がNMOSトランジスタM1、M2の閾値電圧よりも低下すると、NMOSトランジスタM1、M2はオフする。NMOSトランジスタM1、M2がオフすると、MOSトランスファー回路130は、オフ状態に遷移する。MOSトランスファー回路130がオフ状態に遷移すると、端子Vio1と端子Vio2との間は、電気的に切り離される。
【0014】
その後、クロックΦOFFがローレベルからハイレベルに遷移すると、PMOSトランジスタM6がオフする。PMOSトランジスタM6がオフすると、保持回路110は、駆動回路120と電気的に切り離される。保持回路110が駆動回路120と電気的に切り離された後も、保持回路110の出力電圧は、キャパシタC1、C2によって保持される。従って、MOSトランスファー回路130は、オフ状態を維持する。
【0015】
上述したアナログスイッチ100では、端子Vio1と端子Vio2との間を、電気的に入り切りするためには、PMOSトランジスタM5又はPMOSトランジスタM6がオンしている状態で、保持回路110の出力電圧が電源電圧VDDより十分に低くなっている必要がある。そこで、MOSトランスファー回路130におけるスイッチング動作の確実性をより向上させる観点から、アナログスイッチ100に対して、トランジスタM7をさらに備えるアナログスイッチ150(図15参照)が提案されている。
【0016】
トランジスタM7は、ドレインがトランジスタM2のドレイン及び端子Vio2と接続され、ソースとバックゲートとが接地ライン152に接続(接地)されている。トランジスタM7のゲートには、制御信号としてクロックΦ0が入力されている。アナログスイッチ150において、クロックΦONまたはΦOFFがローレベルになって、トランジスタM5またはトランジスタM6がオンとなるとほぼ同時に、トランジスタM7のゲート信号Φ0をハイレベルとしてトランジスタM7をオンさせる。このスイッチング動作によって、保持回路110の出力電圧を接地ライン152に供給される接地電圧VSS(<<VDD)レベルに下げることができるので、PMOSトランジスタM5又はPMOSトランジスタM6がオンしている状態において、保持回路110の出力電圧は電源電圧VDDより十分に低くなる。
【先行技術文献】
【特許文献】
【0017】
特開2012−209763号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
しかしながら、耐圧が高いMOSトランジスタは、耐圧が相対的に低いMOSトランジスタに比べて、大型で消費電力が大きい。従って、信号電圧が高い信号をスイッチング可能なアナログスイッチは、相対的に回路規模が大きく、消費電力が大きいという課題がある。
【0019】
本発明は、上記課題を解決するため、信号電圧が比較的に高い信号をスイッチング可能であって、従来のアナログスイッチよりも回路規模及び消費電力が小さいアナログスイッチを提供することを目的とする。
【課題を解決するための手段】
【0020】
本発明に係るアナログスイッチは、上述した課題を解決するため、第1の信号入力端子を有する信号入力部と第1の信号出力端子を有する信号出力部との間を電気的に接続する又は切り離すアナログスイッチであって、入力される基準クロックに基づいて、第1のクロックと、前記第1のクロックと逆極性である第2のクロックとを含む複数のクロックを生成するクロック生成回路と、ソースとバックゲートとが接続されているN型の電界効果トランジスタである第1のN型トランスファートランジスタと、ソースとバックゲートとが接続されているP型の電界効果トランジスタである第1のP型トランスファートランジスタと、を有し、前記第1のN型トランスファートランジスタ及び前記第1のP型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第1の信号入力端子と接続され、他方のトランスファートランジスタのドレインは前記第1の信号出力端子と接続されているトランスファー回路と、前記第1のP型トランスファートランジスタのオン状態とオフ状態とを制御する第1の制御信号を、前記第1の信号入力端子の電圧及び前記第1のクロックに基づいて生成可能に構成される第1の制御信号生成回路と、前記第1のN型トランスファートランジスタのオン状態とオフ状態とを制御する第2の制御信号を、前記第1の信号入力端子の電圧及び前記第2のクロックに基づいて生成可能に構成される第2の制御信号生成回路と、を備えることを特徴とする。
【0021】
本発明に係るアナログスイッチは、上述した課題を解決するため、第1の入力電圧が印加される第1の信号入力端子と、前記第1の入力電圧と同じ又はそれよりも電圧が低い第2の入力電圧が印加される第2の信号入力端子とを有する信号入力部と、第1の出力電圧が出力される第1の信号出力端子と、第2の出力電圧が出力される第2の信号出力端子とを有する信号出力部との間を電気的に接続する又は切り離すアナログスイッチであって、入力される基準クロックに基づいて、第1のクロックと、前記第1のクロックと逆極性である第2のクロックと、前記第1のクロックがローレベルにある期間でハイレベルにある第3のクロックと、前記第2のクロックがハイレベルにある期間でローレベルであって、前記第3のクロックと逆極性である第4のクロックを含む複数のクロックを生成するクロック生成回路と、ソースとバックゲートとが接続されている2個のN型の電界効果トランジスタである、第1のN型トランスファートランジスタ及び第2のN型トランスファートランジスタと、ソースとバックゲートとが接続されている2個のP型の電界効果トランジスタである、第1のP型トランスファートランジスタ及び第2のP型トランスファートランジスタと、を有するトランスファー回路と、前記第1の入力電圧及び前記第1のクロックに基づいて、前記第1のP型トランスファートランジスタのオン状態とオフ状態とを制御する第1の制御信号と、前記第2の入力電圧及び前記第2のクロックに基づいて、前記第1のN型トランスファートランジスタのオン状態とオフ状態とを制御する第2の制御信号と、前記第1の入力電圧及び前記第3のクロックに基づいて、前記第2のP型トランスファートランジスタのオン状態とオフ状態とを制御する第3の制御信号と、前記第2の入力電圧及び前記第4のクロックに基づいて前記第2のN型トランスファートランジスタのオン状態とオフ状態とを制御する第4の制御信号とを生成可能に構成され、前記第1の制御信号を出力可能な第1の出力部と、前記第2の制御信号を出力可能な第2の出力部と、前記第3の制御信号を出力可能な第3の出力部と、前記第4の制御信号を出力可能な第4の出力部と、を有する制御信号生成回路と、を備え、前記第1のP型トランスファートランジスタは、前記第1の信号入力端子と接続されるソース及びバックゲートと、前記第1の信号出力端子と接続されるドレインと、前記第1の出力部と接続されるゲートと、を含み、前記第2のP型トランスファートランジスタは、前記第1の信号入力端子と前記第1のP型トランスファートランジスタのソース及びバックゲートとの接続点に接続されるソース及びバックゲートと、前記第2の信号出力端子と接続されるドレインと、前記第3の出力部と接続されるゲートと、を含み、前記第1のN型トランスファートランジスタは、前記第2の信号入力端子と接続されるソース及びバックゲートと、前記第2の信号出力端子と前記第2のP型トランスファートランジスタのドレインとの接続点と接続されるドレインと、前記第2の出力部と接続されるゲートと、を含み、前記第2のN型トランスファートランジスタは、前記第2の信号入力端子と前記第1のN型トランスファートランジスタのソース及びバックゲートとの接続点に接続されるソース及びバックゲートと、前記第1の信号出力端子と前記第1のP型トランスファートランジスタのドレインとの接続点と接続されるドレインと、前記第4の出力部と接続されるゲートと、を含む、ことを特徴とする。
【発明の効果】
【0022】
本発明によれば、信号電圧が比較的に高い信号をスイッチング可能な従来のアナログスイッチに対して回路が小型で消費電力が小さいアナログスイッチを構成することができる。
【図面の簡単な説明】
【0023】
(a)本実施形態に係るアナログスイッチの第1の構成例を示す回路図、(b)本実施形態に係るアナログスイッチの第1の構成例におけるクロックのタイミングチャート、である。
本実施形態に係るアナログスイッチの第2の構成例を示す回路図である。
(a)本実施形態に係るアナログスイッチの第3の構成例を示す回路図、(b)本実施形態に係るアナログスイッチの第3の構成例におけるクロックのタイミングチャート、である。
本実施形態に係るアナログスイッチの第4の構成例を示す回路図である。
本実施形態に係るアナログスイッチの第5の構成例を示す回路図である。
本実施形態に係るアナログスイッチの第6の構成例を示す回路図である。
本実施形態に係るアナログスイッチの第7の構成例を示す回路図である。
本実施形態に係るアナログスイッチの第8の構成例を示す回路図である。
本実施形態に係るアナログスイッチの第9の構成例を示す回路図である。
本実施形態に係るアナログスイッチの第10の構成例を示す回路図である。
本実施形態に係るアナログスイッチの第11の構成例を示す回路図である。
本実施形態に係るアナログスイッチの第12の構成例を示す回路図である。
(a)本実施形態に係るアナログスイッチの適用例を示す、(b)上記適用例におけるクロックのタイミングチャート、である。
(a)は従来のアナログスイッチの第1の構成例を示す回路図、(b)は従来のアナログスイッチにおける制御信号の状態及びMOSトランスファー回路のオン/オフ状態を示すタイミングチャート、である。
従来のアナログスイッチの第2の構成例を示す回路図である。
【発明を実施するための形態】
【0024】
以下、本発明の実施形態に係るアナログスイッチを、図面を参照して説明する。
先ず、本実施形態に係るアナログスイッチのうち、スイッチングされる信号が入力される信号入力部としての信号入力端子が1個、信号が出力される信号出力部としての信号出力端子が1個であるアナログスイッチについて説明する。
【0025】
図1(a)は本実施形態に係るアナログスイッチの一例であるアナログスイッチ1Aの構成を示す回路図、図1(b)は、アナログスイッチ1AにおけるクロックΦCKO、Φpck、ΦpckL、Φnck、ΦnckHのタイミングチャート、である。
【0026】
アナログスイッチ1Aは、クロック生成回路20と、クロックブートストラップ回路30と、トランスファー回路40Aと、を備えている。
クロック生成回路20は、クロック入力端子21と、4個のクロック出力端子22、23、24、25と、を有している。クロックブートストラップ回路30は、第1の制御信号生成回路としての降圧回路31と、第2の制御信号生成回路としての昇圧回路32と、を有しており、FETのオン状態とオフ状態とを制御する制御信号を生成可能に構成されている。トランスファー回路40Aは、少なくとも1個のN型のFETであるNMOSトランジスタMns1と、少なくとも1個のP型のFETであるPMOSトランジスタMps1と、を有している。
【0027】
クロック生成回路20は、クロックブートストラップ回路30と接続されている。クロックブートストラップ回路30は、トランスファー回路40Aと接続されている。
より詳細に説明すれば、降圧回路31は、クロック出力端子22、23と接続されている。また、降圧回路31は、第1のP型トランスファートランジスタとしてのPMOSトランジスタMps1のゲートと接続されている。昇圧回路32は、クロック出力端子24、25と接続されている。また、昇圧回路32は、第1のN型トランスファートランジスタとしてのNMOSトランジスタMns1のゲートと接続されている。
【0028】
降圧回路31は、2個のキャパシタCcp、CcpLと、2個のP型の電界効果トランジスタ(FET)であるPMOSトランジスタMp1、Mp2と、2個のツェナーダイオード35、36と、を有している。
【0029】
第1のキャパシタとしてのキャパシタCcpは、一端が第1のクロック出力端子としてのクロック出力端子22と接続されている。第2のキャパシタとしてのキャパシタCcpLは、一端が第2のクロック出力端子としてのクロック出力端子23と接続されている。キャパシタCcpの他端は、PMOSトランジスタMp2のドレイン(図1(a)において「D」)及び第1のP型FETとしてのPMOSトランジスタMp1のゲート(図1(a)において「G」)と接続されている。この接続点をノードN1と呼称する。
【0030】
第2のP型FETとしてのPMOSトランジスタMp2のソース(図1(a)において「S」)は、PMOSトランジスタMp1のソースと直列に接続されている。PMOSトランジスタMp1、Mp2は、それぞれ、自己のソース及びバックゲート(図1(a)において「B」)が接続されている。すなわち、PMOSトランジスタMp2のソース及びバックゲートとPMOSトランジスタMp1のソース及びバックゲートとが接続されている。この接続点をノードN3と呼称する。PMOSトランジスタMp1のドレインは、キャパシタCcpLの他端及びPMOSトランジスタMp2のゲートと接続されている。この接続点をノードN2と呼称する。
(【0031】以降は省略されています)

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