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公開番号2021068783
公報種別公開特許公報(A)
公開日20210430
出願番号2019192015
出願日20191021
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人特許業務法人筒井国際特許事務所
主分類H01L 25/07 20060101AFI20210402BHJP(基本的電気素子)
要約【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置PKGは、スイッチング用の電界効果トランジスタを含む半導体チップCPHと、半導体チップCPHが接合材BD1を介して搭載されたダイパッドDPHと、半導体チップCPHのソース用のパッドPDHS1に金属板MP1を介して電気的に接続されたリードLD2と、リードLD2と一体的に形成されたリード連結部LB2と、これらを封止する封止部MRを備える。半導体チップCPHのドレイン用の裏面電極BEHとダイパッドDPHとが、接合材BD1を介して接合され、金属板MP1と半導体チップCPHのソース用のパッドPDHS1とが、接合材BD4を介して接合され、金属板MP1とリード連結部LB2とが、接合材BD5を介して接合されている。接合材BD1,BD4,BD5は導電性を有し、接合材BD1および接合材BD4のそれぞれの弾性率は、接合材BD5の弾性率よりも低い。
【選択図】図7
特許請求の範囲【請求項1】
スイッチング用の第1電界効果トランジスタを含む第1半導体チップと、
前記第1半導体チップが第1接合材を介して搭載された第1チップ搭載部と、
前記第1半導体チップの第1ソース用パッドに第1金属板を介して電気的に接続された第1リードと、
前記第1リードと一体的に形成された第1金属部と、
前記第1半導体チップと、前記第1金属板と、前記第1金属部と、前記第1チップ搭載部の少なくとも一部と、前記第1リードの一部と、を封止する封止体と、
を備える半導体装置であって、
前記第1半導体チップの第1ドレイン用裏面電極と前記第1チップ搭載部とが、前記第1接合材を介して接合され、
前記第1金属板と前記第1半導体チップの前記第1ソース用パッドとが、第2接合材を介して接合され、
前記第1金属板と前記第1金属部とが、第3接合材を介して接合され、
前記第1接合材、前記第2接合材および前記第3接合材は、導電性を有し、
前記第1接合材および前記第2接合材のそれぞれの弾性率は、前記第3接合材の弾性率よりも低い、半導体装置。
続きを表示(約 4,800 文字)【請求項2】
請求項1記載の半導体装置において、
スイッチング用の第2電界効果トランジスタを含む第2半導体チップと、
前記第2半導体チップが第4接合材を介して搭載された第2チップ搭載部と、
前記第2半導体チップの第2ソース用パッドに第2金属板を介して電気的に接続された第2リードと、
前記第2リードと一体的に形成された第2金属部と、
を更に備え、
前記封止体は、前記第2半導体チップと、前記第2金属板と、前記第2金属部と、前記第2チップ搭載部の少なくとも一部と、前記第2リードの一部と、を封止し、
前記第2半導体チップの第2ドレイン用裏面電極と前記第2チップ搭載部とが、前記第4接合材を介して接合され、
前記第2金属板と前記第2半導体チップの前記第2ソース用パッドとが、第5接合材を介して接合され、
前記第2金属板と前記第2金属部とが、第6接合材を介して接合され、
前記第4接合材、前記第5接合材および前記第6接合材は、導電性を有し、
前記第1接合材、前記第2接合材、前記第4接合材および前記第5接合材のそれぞれの弾性率は、前記第3接合材および前記第6接合材のそれぞれの弾性率よりも低い、半導体装置。
【請求項3】
請求項2記載の半導体装置において、
前記第1電界効果トランジスタは、ハイサイドスイッチ用であり、
前記第2電界効果トランジスタは、ロウサイドスイッチ用である、半導体装置。
【請求項4】
請求項3記載の半導体装置において、
前記第1半導体チップおよび前記第2半導体チップのそれぞれを制御する回路を含む第3半導体チップと、
前記第3半導体チップが第7接合材を介して搭載された第3チップ搭載部と、
を更に備え、
前記封止体は、前記第3半導体チップと、前記第2チップ搭載部の少なくとも一部と、を封止する、半導体装置。
【請求項5】
請求項4記載の半導体装置において、
前記第7接合材の弾性率は、前記第3接合材および前記第6接合材のそれぞれの弾性率よりも低い、半導体装置。
【請求項6】
請求項5記載の半導体装置において、
前記第1接合材、前記第2接合材、前記第4接合材、前記第5接合材および前記第7接合材は、同じ接合材からなり、
前記第3接合材および前記第6接合材は、同じ接合材からなる、半導体装置。
【請求項7】
請求項6記載の半導体装置において、
前記第1接合材、前記第2接合材、前記第3接合材、前記第4接合材、前記第5接合材、前記第6接合材および前記第7接合材は、それぞれ銀ペースト型接合材である、半導体装置。
【請求項8】
請求項7記載の半導体装置において、
前記第1接合材、前記第2接合材、前記第4接合材、前記第5接合材および前記第7接合材のそれぞれの銀含有率は、前記第3接合材および前記第6接合材のそれぞれの銀含有率よりも低い、半導体装置。
【請求項9】
請求項5記載の半導体装置において、
前記第1接合材、前記第2接合材、前記第4接合材、前記第5接合材および前記第7接合材のそれぞれの弾性率は、1〜3GPaであり、
前記第3接合材および前記第6接合材のそれぞれの弾性率は、10〜20GPaである、半導体装置。
【請求項10】
請求項4記載の半導体装置において、
前記第1金属板と前記第2金属板と前記第1金属部と前記第2金属部とは、同じ材料からなる、半導体装置。
【請求項11】
請求項4記載の半導体装置において、
前記第1金属板と前記第2金属板と前記第1金属部と前記第2金属部とは、銅または銅合金からなる、半導体装置。
【請求項12】
請求項4記載の半導体装置において、
前記第1チップ搭載部、前記第2チップ搭載部および前記第3チップ搭載部のそれぞれの裏面が、前記封止体から露出している、半導体装置。
【請求項13】
請求項4記載の半導体装置において、
前記第1リードと前記第2リードとを、それぞれ複数有し、
前記第1金属部は、前記複数の第1リードを連結し、
前記第2金属部は、前記複数の第2リードを連結する、半導体装置。
【請求項14】
請求項4記載の半導体装置において、
前記第1半導体チップ、前記第2半導体チップおよび前記第3半導体チップは、インバータ回路を形成するために用いられる、半導体装置。
【請求項15】
請求項1記載の半導体装置において、
前記第1金属板と前記第1金属部とは、同じ材料からなる、半導体装置。
【請求項16】
スイッチング用の第1電界効果トランジスタを含む第1半導体チップと、
前記第1半導体チップが第1接合材を介して搭載された第1チップ搭載部と、
前記第1半導体チップの第1ソース用パッドに第1金属板を介して電気的に接続された第1リードと、
前記第1リードと一体的に形成された第1金属部と、
前記第1半導体チップと、前記第1金属板と、前記第1金属部と、前記第1チップ搭載部の少なくとも一部と、前記第1リードの一部と、を封止する封止体と、
を備える半導体装置であって、
前記第1半導体チップの第1ドレイン用裏面電極と前記第1チップ搭載部とが、前記第1接合材を介して接合され、
前記第1金属板と前記第1半導体チップの前記第1ソース用パッドとが、第2接合材を介して接合され、
前記第1金属板と前記第1金属部とが、第3接合材を介して接合され、
前記第1接合材、前記第2接合材および前記第3接合材は、導電性を有し、
前記第1接合材、前記第2接合材および前記第3接合材は、それぞれ銀ペースト型接合材であり、
前記第1接合材および前記第2接合材のそれぞれの銀含有率は、前記第3接合材の銀含有率よりも低い、半導体装置。
【請求項17】
請求項16記載の半導体装置において、
スイッチング用の第2電界効果トランジスタを含む第2半導体チップと、
前記第2半導体チップが第4接合材を介して搭載された第2チップ搭載部と、
前記第2半導体チップの第2ソース用パッドに第2金属板を介して電気的に接続された第2リードと、
前記第2リードと一体的に形成された第2金属部と、
を更に備え、
前記封止体は、前記第2半導体チップと、前記第2金属板と、前記第2金属部と、前記第2チップ搭載部の少なくとも一部と、前記第2リードの一部と、を封止し、
前記第2半導体チップの第2ドレイン用裏面電極と前記第2チップ搭載部とが、前記第4接合材を介して接合され、
前記第2金属板と前記第2半導体チップの前記第2ソース用パッドとが、第5接合材を介して接合され、
前記第2金属板と前記第2金属部とが、第6接合材を介して接合され、
前記第4接合材、前記第5接合材および前記第6接合材は、導電性を有し、
前記第4接合材、前記第5接合材および前記第6接合材は、それぞれ銀ペースト型接合材であり、
前記第1接合材、前記第2接合材、前記第4接合材および前記第5接合材のそれぞれの銀含有率は、前記第3接合材および前記第6接合材のそれぞれの銀含有率よりも低い、半導体装置。
【請求項18】
請求項17記載の半導体装置において、
前記第1半導体チップおよび前記第2半導体チップのそれぞれを制御する回路を含む第3半導体チップと、
前記第3半導体チップが第7接合材を介して搭載された第3チップ搭載部と、
を更に備え、
前記封止体は、前記第3半導体チップと、前記第2チップ搭載部の少なくとも一部とを封止し、
前記第1電界効果トランジスタは、ハイサイドスイッチ用であり、
前記第2電界効果トランジスタは、ロウサイドスイッチ用であり、
前記第7接合材は、銀ペースト型接合材であり、
前記第7接合材の銀含有率は、前記第3接合材および前記第6接合材のそれぞれの銀含有率よりも低い、半導体装置。
【請求項19】
スイッチング用の第1電界効果トランジスタを含む第1半導体チップと、
前記第1半導体チップが第1接合材を介して搭載された第1チップ搭載部と、
前記第1半導体チップの第1ソース用パッドに第1金属板を介して電気的に接続された第1リードと、
前記第1リードと一体的に形成された第1金属部と、
前記第1半導体チップと、前記第1金属板と、前記第1金属部と、前記第1チップ搭載部の少なくとも一部と、前記第1リードの一部と、を封止する封止体と、
を備える半導体装置であって、
前記第1半導体チップの第1ドレイン用裏面電極と前記第1チップ搭載部とが、前記第1接合材を介して接合され、
前記第1金属板と前記第1半導体チップの前記第1ソース用パッドとが、第2接合材を介して接合され、
前記第1金属板と前記第1金属部とが、第3接合材を介して接合され、
前記第1接合材、前記第2接合材および前記第3接合材は、導電性を有し、
前記第1接合材の弾性率は、前記第2接合材および前記第3接合材のそれぞれの弾性率よりも低く、
前記第2接合材を介した前記第1金属板と前記第1半導体チップの前記第1ソース用パッドとの接合面積は、前記第1接合材を介した前記第1チップ搭載部と前記第1半導体チップの前記第1ドレイン用裏面電極との接合面積よりも、小さい、半導体装置。
【請求項20】
請求項19記載の半導体装置において、
スイッチング用の第2電界効果トランジスタを含む第2半導体チップと、
前記第2半導体チップが第4接合材を介して搭載された第2チップ搭載部と、
前記第2半導体チップの第2ソース用パッドに第2金属板を介して電気的に接続された第2リードと、
前記第2リードと一体的に形成された第2金属部と、
を更に備え、
前記封止体は、前記第2半導体チップと、前記第2金属板と、前記第2金属部と、前記第2チップ搭載部の少なくとも一部と、前記第2リードの一部と、を封止し、
前記第2半導体チップの第2ドレイン用裏面電極と前記第2チップ搭載部とが、前記第4接合材を介して接合され、
前記第2金属板と前記第2半導体チップの前記第2ソース用パッドとが、第5接合材を介して接合され、
前記第2金属板と前記第2金属部とが、第6接合材を介して接合され、
前記第4接合材、前記第5接合材および前記第6接合材は、導電性を有し、
前記第1接合材および前記第4接合材のそれぞれの弾性率は、前記第2接合材、前記第3接合材、前記第5接合材および前記第6接合材のそれぞれの弾性率よりも低く、
前記第5接合材を介した前記第2金属板と前記第2半導体チップの前記第2ソース用パッドとの接合面積は、前記第4接合材を介した前記第2チップ搭載部と前記第2半導体チップの前記第2ドレイン用裏面電極との接合面積よりも、小さい、半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、スイッチング用の電界効果トランジスタを含む半導体チップを封止した半導体装置に好適に利用できるものである。
続きを表示(約 8,100 文字)【背景技術】
【0002】
電源回路の一例として広く使用されているインバータ回路は、電源電圧が供給される端子と、グランド電圧が供給される端子との間に、ハイサイドスイッチ用のパワーMOSFETとロウサイドスイッチ用のパワーMOSFETとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーMOSFETのゲート電圧とロウサイドスイッチ用のパワーMOSFETのゲート電圧とを制御回路で制御することで、インバータ回路による電源電圧の変換を行うことができる。
【0003】
特開2018−121035号公報(特許文献1)には、ハイサイドスイッチ用のパワーMOSFETを含む半導体チップと、ロウサイドスイッチ用のパワーMOSFETを含む半導体チップと、それらを制御する半導体チップと、を封止した半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
特開2018−121035号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
スイッチング用の電界効果トランジスタを含む半導体チップを封止した半導体装置において、信頼性を向上させることが望まれる。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態によれば、半導体装置は、スイッチング用の第1電界効果トランジスタを含む第1半導体チップと、前記第1半導体チップが第1接合材を介して搭載された第1チップ搭載部と、前記第1半導体チップの第1ソース用パッドに第1金属板を介して電気的に接続された第1リードと、前記第1リードと一体的に形成された第1金属部と、これらを封止する封止体と、を備える。前記第1半導体チップの第1ドレイン用裏面電極と前記第1チップ搭載部とが、前記第1接合材を介して接合され、前記第1金属板と前記第1半導体チップの前記第1ソース用パッドとが、第2接合材を介して接合され、前記第1金属板と前記第1金属部とが、第3接合材を介して接合されている。前記第1接合材、前記第2接合材および前記第3接合材は、導電性を有する。前記第1接合材および前記第2接合材のそれぞれの弾性率は、前記第3接合材の弾性率よりも低い。
【発明の効果】
【0008】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0009】
一実施の形態の半導体装置を用いたインバータ回路を示す回路図である。
一実施の形態の半導体装置の上面図である。
一実施の形態の半導体装置の下面図である。
一実施の形態の半導体装置の平面透視図である。
一実施の形態の半導体装置の平面透視図である。
一実施の形態の半導体装置の平面透視図である。
一実施の形態の半導体装置の断面図である。
一実施の形態の半導体装置の断面図である。
一実施の形態の半導体装置の断面図である。
一実施の形態の半導体装置の断面図である。
一実施の形態の半導体装置の製造工程中の平面図である。
図11に続く半導体装置の製造工程中の平面図である。
図12と同じ半導体装置の製造工程中の断面図である。
図12と同じ半導体装置の製造工程中の断面図である。
図12と同じ半導体装置の製造工程中の断面図である。
図12に続く半導体装置の製造工程中の平面図である。
図16と同じ半導体装置の製造工程中の断面図である。
図16と同じ半導体装置の製造工程中の断面図である。
図16と同じ半導体装置の製造工程中の断面図である。
図16に続く半導体装置の製造工程中の平面図である。
図20に続く半導体装置の製造工程中の断面図である。
図21と同じ半導体装置の製造工程中の断面図である。
図21に続く半導体装置の製造工程中の断面図である。
図23と同じ半導体装置の製造工程中の断面図である。
図23に続く半導体装置の製造工程中の断面図である。
図25と同じ半導体装置の製造工程中の断面図である。
一実施の形態の半導体装置の実装例を示す断面図である。
一実施の形態の半導体装置の実装例を示す断面図である。
一実施の形態の半導体装置の実装例を示す断面図である。
一実施の形態の半導体装置の実装例を示す断面図である。
低弾性接合材と高弾性接合材の特性を比較してまとめた表である。
一実施の形態と他の実施の形態のそれぞれにおける接合材についてまとめた表である。
【発明を実施するための形態】
【0010】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0011】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0012】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0013】
また、本願においては、電界効果トランジスタをMOSFET(Metal Oxide Semiconductor Field Effect Transistor)または単にMOSと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。すなわち、本願において、MOSFETというときは、ゲート絶縁膜に酸化膜(酸化シリコン膜)を用いたMISFET(Metal Insulator Semiconductor Field Effect Transistor:MIS型電界効果トランジスタ)だけでなく、酸化膜(酸化シリコン膜)以外の絶縁膜をゲート絶縁膜に用いたMISFETも含むものとする。
【0014】
(実施の形態1)
<回路構成について>
図1は、本実施の形態の半導体装置(半導体パッケージ)PKGを用いた電子装置の一例を示す回路図であり、ここでは、半導体装置PKGを用いてインバータ回路INVを構成した場合の回路図が示されている。なお、図1において、符号CPHを付した点線で囲まれた部分が、半導体チップCPH内に形成され、符号CPLを付した点線で囲まれた部分が、半導体チップCPL内に形成され、符号CPCを付した点線で囲まれた部分が、半導体チップCPC内に形成され、符号PKGを付した一点鎖線で囲まれた部分が、半導体装置PKG内に形成されている。
【0015】
図1に示されるインバータ回路INVに用いられている半導体装置PKGは、2つのパワーMOSFET1,2と、パワーMOSFET1に流れる電流を検知するためのセンスMOSFET3と、パワーMOSFET2に流れる電流を検知するためのセンスMOSFET4と、制御回路CLCとを有している。制御回路CLCは、半導体チップ(制御用半導体チップ)CPC内に形成され、パワーMOSFET1およびセンスMOSFET3は、半導体チップ(ハイサイド用半導体チップ、パワーチップ)CPH内に形成され、パワーMOSFET2およびセンスMOSFET4は、半導体チップ(ロウサイド用半導体チップ、パワーチップ)CPL内に形成されている。そして、これら3つの半導体チップCPC,CPH,CPLが1つの同一のパッケージとして封止されて、半導体装置PKGが形成されている。
【0016】
制御回路CLCは、パワーMOSFET1のゲートの電位を制御するハイサイド用ドライバ回路と、パワーMOSFET2のゲートの電位を制御するロウサイド用ドライバ回路と、を含んでいる。制御回路CLCは、半導体装置PKGの外部の制御回路CTから制御回路CLCに供給された信号などに応じて、パワーMOSFET1,2のそれぞれのゲートの電位を制御し、パワーMOSFET1,2のそれぞれの動作を制御する回路である。
【0017】
パワーMOSFET1のゲートは、制御回路CLCのハイサイド用ドライバ回路に接続され、パワーMOSFET2のゲートは、制御回路CLCのロウサイド用ドライバ回路に接続されている。パワーMOSFET1のドレインD1は端子TE1に接続され、パワーMOSFET1のソースS1は端子TE2に接続され、パワーMOSFET2のドレインD2は端子TE3に接続され、パワーMOSFET2のソースS2は端子TE4に接続されている。制御回路CLCは端子TE5に接続され、この端子TE5は、半導体装置PKGの外部に設けられた制御回路CTに接続されている。端子TE1,TE2,TE3,TE4,TE5は、いずれも、半導体装置PKGの外部接続用端子であり、後述のリードLDにより形成されている。端子TE1は、電源電位(VIN)が供給されるための端子であり、端子TE4は、電源電位よりも低い基準電位、例えばグランド電位(GND)が供給されるための端子である。端子TE2と端子TE3とは、半導体装置PKGの外部において、電気的に接続される。このため、パワーMOSFET1とパワーMOSFET2とが、電源電位供給用の端子TE1と基準電位供給用の端子TE4との間に、直列に接続された状態になっている。
【0018】
パワーMOSFET1のソースS1とパワーMOSFET2のドレインD1との接続点TE6は、半導体装置PKGの外部(例えば半導体装置PKGを実装する配線基板)に設けられており、この接続点TE6は、負荷(ここではモータMOTのコイルCL)に接続されている。半導体装置PKGを用いたインバータ回路INVに供給された直流電力は、インバータ回路INVで交流電力に変換されて、負荷(ここではモータMOTのコイルCL)に供給される。
【0019】
パワーMOSFET1が、ハイサイドスイッチ(高電位側スイッチ)用の電界効果トランジスタに対応し、パワーMOSFET2が、ロウサイドスイッチ(低電位側スイッチ)用の電界効果トランジスタに対応している。パワーMOSFET1,2は、それぞれ、スイッチング用のパワートランジスタとみなすことができる。
【0020】
パワーMOSFET1に流れる電流はセンスMOSFET3により検知され、センスMOSFET3を流れる電流に応じて、パワーMOSFET1が制御される。また、パワーMOSFET2に流れる電流はセンスMOSFET4により検知され、センスMOSFET4を流れる電流に応じて、パワーMOSFET2が制御される。
【0021】
センスMOSFET3のドレインD3は、パワーMOSFET1のドレインD1と電気的に接続され、センスMOSFET3のゲートは、パワーMOSFET1のゲートと電気的に接続されている。センスMOSFET3のソースS3は、制御回路CLCに接続されている。センスMOSFET4のドレインD4は、パワーMOSFET2のドレインD2と電気的に接続され、センスMOSFET4のゲートは、パワーMOSFET2のゲートと電気的に接続されている。センスMOSFET4のソースS4は、制御回路CLCに接続されている。
【0022】
<半導体装置の構造について>
図2は、本実施の形態の半導体装置PKGの上面図であり、図3は、半導体装置PKGの下面図(裏面図)であり、図4〜図6は、半導体装置PKGの平面透視図であり、図7〜図10は、半導体装置PKGの断面図である。図4には、半導体装置PKGを下面側から見たときの、封止部MRを透視した平面透視図が示されている。また、図5は、図4において、更にワイヤBWおよび金属板MP1,MP2を透視(省略)したときの半導体装置PKGの下面側の平面透視図が示されている。また、図6は、図5において、更に半導体チップCPC,CPH,CPLを透視(省略)したときの半導体装置PKGの下面側の平面透視図が示されている。図3〜図6では、半導体装置PKGの向きは同じである。また、図4〜図6では、封止部MRの外周の位置を点線で示してある。また、図2〜図4のA1−A1線の位置での半導体装置PKGの断面が、図7にほぼ対応し、図2〜図4のA2−A2線の位置での半導体装置PKGの断面が、図8にほぼ対応し、図2〜図4のA3−A3線の位置での半導体装置PKGの断面が、図9にほぼ対応し、図2〜図4のA4−A4線の位置での半導体装置PKGの断面が、図10にほぼ対応している。なお、各平面図に示した符号Xは第1方向(以下、X方向と称する)、符号Yは第1方向Xに直交する第2方向(以下、Y方向と称する)を示している。すなわち、X方向とY方向とは、互いに直交する方向である。
【0023】
図2〜図10に示される本実施の形態の半導体装置(半導体パッケージ)PKGは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではSOP(Small Outline Package)形態の半導体装置である。以下、図2〜図10を参照しながら、半導体装置PKGの構成について説明する。
【0024】
図2〜図10に示される本実施の形態の半導体装置PKGは、ダイパッド(チップ搭載部)DPC,DPH,DPLと、そのダイパッドDPC,DPH,DPLの各々の主面上に搭載された半導体チップCPC,CPH,CPLと、金属板MP1,MP2と、複数のワイヤ(ボンディングワイヤ)BWと、複数のリードLDと、これらを封止する封止部(封止体)MRとを有している。
【0025】
樹脂封止部(樹脂封止体)としての封止部MRは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部MRを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部MRの材料として用いても良い。
【0026】
封止部MRは、主面(上面)MRaと、主面MRaとは反対側の裏面(下面、底面)MRbと、主面MRaおよび裏面MRbに交差する側面MRc1,MRc2,MRc3,MRc4と、を有している。すなわち、封止部MRの外観は、主面MRa、裏面MRbおよび側面MRc1,MRc2,MRc3,MRc4で囲まれた薄板状とされている。封止部MRの側面MRc1,MRc2,MRc3,MRc4のうち、側面MRc1と側面MRc3とが互いに反対側に位置し、側面MRc2と側面MRc4とが互いに反対側に位置し、側面MRc1と側面MRc2,MRc4とが互いに交差し、側面MRc3と側面MRc2,MRc4とが互いに交差している。側面MRc1,MRc3は、X方向に略平行であり、側面MRc2,MRc4は、Y方向に略平行である。また、主面MRaおよび裏面MRbのそれぞれは、X方向およびY方向の両方に平行な面である。
【0027】
封止部MRの平面形状、すなわち、封止部MRの主面MRaおよび裏面MRbの平面形状は、例えば矩形状(長方形状)である。なお、封止部MRの平面形状を構成する矩形は、X方向に平行な辺とY方向に平行な辺とを有する矩形であるが、封止部MRのX方向の寸法は、封止部MRのY方向の寸法よりも大きい。
【0028】
複数のリードLDのそれぞれは、一部が封止部MR内に封止され、他の一部が封止部MRの側面から封止部MRの外部に突出している。以下では、リードLDのうちの封止部MR内に位置する部分をインナリード部と呼び、リードLDのうちの封止部MR外に位置する部分をアウタリード部と呼ぶものとする。リードLDのアウタリード部には、半田メッキ層などのメッキ層(図示せず)を形成することもできる。これにより、半導体装置PKGを配線基板などに実装(半田実装)しやすくすることができる。
【0029】
なお、本実施の形態の半導体装置PKGは、各リードLDの一部(アウタリード部)が封止部MRの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではない。例えば、封止部MRの側面から各リードLDがほとんど突出せず、かつ封止部MRの裏面MRbで各リードLDの一部が露出した構成(SON(Small Outline Nonleaded Package)型の構成)などを採用することもできる。
【0030】
複数のリードLDは、封止部MRの側面MRc1側に配置された複数のリードLDと、封止部MRの側面MRc3側に配置された複数のリードLDとで構成されている。図2〜図10の場合は、封止部MRの側面MRc2側と封止部MRの側面MRc4側には、リードLDは配置されていない。封止部MRの側面MRc1側に配置された複数のリードLDは、平面視においてそれぞれY方向に延在しており、かつX方向に所定の間隔で並んでいる。また、封止部MRの側面MRc3側に配置された複数のリードLDは、平面視においてそれぞれY方向に延在しており、かつX方向に所定の間隔で並んでいる。各リードLDのアウタリード部は、アウタリード部の端部近傍の下面が封止部MRの裏面MRbとほぼ同一平面上に位置するように、折り曲げ加工されている。リードLDのアウタリード部は、半導体装置PKGの外部接続用端子部(外部端子)として機能する。なお、半導体装置PKGが有する複数のリードLDは、後述のリードLD1,LD2,LD3,LD4,LD5a,LD5b,LD6,LD7,LD8を含んでいる。
(【0031】以降は省略されています)

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