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公開番号2021064639
公報種別公開特許公報(A)
公開日20210422
出願番号2019186897
出願日20191010
発明の名称半導体装置およびその製造方法
出願人ルネサスエレクトロニクス株式会社
代理人特許業務法人筒井国際特許事務所
主分類H01L 21/8238 20060101AFI20210326BHJP(基本的電気素子)
要約【課題】半導体装置の低消費電力化を実現する。
【解決手段】ゲート絶縁膜GI1は、酸化シリコンから成る絶縁膜IF1に、アルミニウム(Al)は添加されずに、ハフニウム(Hf)が添加された、絶縁膜である。また、ゲート絶縁膜GI2は、酸化シリコンから成る絶縁膜IF1に、ハフニウムは添加されずに、アルミニウムが添加された、絶縁膜である。また、ゲート絶縁膜GI3は、酸化シリコンから成る絶縁膜IF2に、アルミニウムが添加された、絶縁膜である。さらに、ゲート絶縁膜GI4は、酸化シリコンから成る絶縁膜IF2に、ハフニウムが添加された、絶縁膜である。
【選択図】図1
特許請求の範囲【請求項1】
第1領域、第2領域、第3領域および第4領域を有する半導体基材と、
前記第1領域および前記第2領域のそれぞれに位置する前記半導体基材上に形成された絶縁層と、
前記第1領域および前記第2領域のそれぞれに位置する前記絶縁層上に形成された半導体層と、
第1ゲート絶縁膜を介して前記第1領域に位置する前記半導体層上に形成されたn型の第1電界効果トランジスタの第1ゲート電極と、
第2ゲート絶縁膜を介して前記第2領域に位置する前記半導体層上に形成されたp型の第2電界効果トランジスタの第2ゲート電極と、
第3ゲート絶縁膜を介して前記第3領域に位置する前記半導体基材上に形成されたn型の第3電界効果トランジスタの第3ゲート電極と、
第4ゲート絶縁膜を介して前記第4領域に位置する前記半導体基材上に形成されたp型の第4電界効果トランジスタの第4ゲート電極と、
を含み、
前記第1ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、アルミニウムは添加されずに、ハフニウムが添加された、絶縁膜であり、
前記第2ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、ハフニウムは添加されずに、アルミニウムが添加された、絶縁膜であり、
前記第3ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、アルミニウムが添加された、絶縁膜であり、
前記第4ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、ハフニウムが添加された、絶縁膜である、半導体装置。
続きを表示(約 7,800 文字)【請求項2】
請求項1に記載の半導体装置において、
前記第3ゲート絶縁膜および前記第4ゲート絶縁膜のそれぞれの厚さは、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のそれぞれの厚さよりも大きい、半導体装置。
【請求項3】
請求項1に記載の半導体装置において、
前記第1領域および前記第2領域のそれぞれに位置する前記半導体層の厚さは、10nm〜20nmであり、
前記第1領域および前記第2領域のそれぞれに位置する前記絶縁層の厚さは、10nm〜20nmであり、
前記第1領域に位置する前記半導体基材には、前記第1領域に位置する前記絶縁層に接するように、n型の第1ウェル領域が形成されており、
前記第2領域に位置する前記半導体基材には、前記第2領域に位置する前記絶縁層に接するように、p型の第2ウェル領域が形成されており、
前記第1ウェル領域には、前記第1領域に位置する前記絶縁層に接するように、n型の第1グランドプレーン領域が形成されており、
前記第2ウェル領域には、前記第2領域に位置する前記絶縁層に接するように、p型の第2グランドプレーン領域が形成されており、
前記第1グランドプレーン領域を構成する不純物の濃度は、前記第1ウェル領域を構成する不純物の濃度よりも高く、
前記第2グランドプレーン領域を構成する不純物の濃度は、前記第2ウェル領域を構成する不純物の濃度よりも高い、半導体装置。
【請求項4】
請求項3に記載の半導体装置において、
前記第1ゲート電極の側壁上には、第1オフセットスペーサが形成されており、
前記第2ゲート電極の側壁上には、第2オフセットスペーサが形成されており、
前記第1領域に位置する前記半導体層のうちの前記第1ゲート電極および前記第1オフセットスペーサから露出する表面上と、前記第2領域に位置する前記半導体層のうちの前記第2ゲート電極および前記第2オフセットスペーサから露出する表面上とには、エピタキシャル成長層が形成されており、
前記第1乃至第4ゲート電極と、前記第1乃至第2オフセットスペーサと、前記エピタキシャル成長層とは、層間絶縁膜で覆われており、
前記層間絶縁膜には、コンタクトホールが形成されており、
前記コンタクトホールは、導電性部材で塞がれている、半導体装置。
【請求項5】
請求項1に記載の半導体装置において、
前記第3ゲート絶縁膜および前記第4ゲート絶縁膜のそれぞれは、酸化シリコンから成る絶縁膜に、アルミニウムおよびハフニウムのそれぞれが添加された、絶縁膜である、半導体装置。
【請求項6】
請求項5に記載の半導体装置において、
前記第4ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、75%以上であり、かつ、100%未満である、半導体装置。
【請求項7】
請求項6に記載の半導体装置において、
前記第3ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、75%以上であり、かつ、100%未満である、半導体装置。
【請求項8】
請求項5に記載の半導体装置において、
前記半導体基材は、さらに、第5領域および第6領域を有し、
前記第5領域に位置する前記半導体層上には、第5ゲート絶縁膜を介して、n型の第5電界効果トランジスタの第5ゲート電極が形成されており、
前記第6領域に位置する前記半導体層上には、第6ゲート絶縁膜を介して、p型の第6電界効果トランジスタの第6ゲート電極が形成されており、
前記第5ゲート絶縁膜および前記第6ゲート絶縁膜のそれぞれの厚さは、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第5ゲート絶縁膜および前記第6ゲート絶縁膜のそれぞれは、酸化シリコンから成る絶縁膜に、アルミニウムおよびハフニウムのそれぞれが添加された、絶縁膜である、半導体装置。
【請求項9】
請求項1に記載の半導体装置において、
前記半導体基材は、さらに、第5領域および第6領域を有し、
前記第5領域に位置する前記半導体層上には、第5ゲート絶縁膜を介して、n型の第5電界効果トランジスタの第5ゲート電極が形成されており、
前記第6領域に位置する前記半導体層上には、第6ゲート絶縁膜を介して、p型の第6電界効果トランジスタの第6ゲート電極が形成されており、
前記第5ゲート絶縁膜および前記第6ゲート絶縁膜のそれぞれの厚さは、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第5ゲート絶縁膜および前記第6ゲート絶縁膜のそれぞれは、酸化シリコンから成る絶縁膜に、アルミニウムおよびハフニウムのそれぞれが添加された、絶縁膜である、半導体装置。
【請求項10】
以下の工程を含む半導体装置の製造方法:
(a)n型の第1電界効果トランジスタが形成される第1領域、p型の第1電界効果トランジスタが形成される第2領域、n型の第3電界効果トランジスタが形成される第3領域およびp型の第4電界効果トランジスタが形成される第4領域を有し、半導体基材、前記半導体基材の上面上に形成された絶縁層および前記絶縁層の上面上に形成された半導体層を備えたSOI基板を準備する工程;
(b)前記(a)工程の後、前記第3領域および前記第4領域のそれぞれに位置する前記半導体層と、前記第3領域および前記第4領域のそれぞれに位置する前記絶縁層とを除去し、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材を露出させる工程;
(c)前記(b)工程の後、前記第1領域および前記第2領域のそれぞれに位置する前記半導体層上に酸化シリコンから成る第1絶縁膜を形成し、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材上に酸化シリコンから成る第2絶縁膜を形成する工程;
(d)前記(c)工程の後、前記第2領域に位置する前記第1絶縁膜と前記第3領域に位置する前記第2絶縁膜とが露出するように、かつ、前記第1領域に位置する前記第1絶縁膜が覆われるように、前記第1領域に位置する前記半導体層上に第1マスクを形成する工程;
(e)前記(d)工程の後、前記第1領域に位置する前記半導体層を前記第1マスクで覆った状態で、前記第2領域に位置する前記第1絶縁膜および前記第3領域に位置する前記第2絶縁膜に、アルミニウムを添加する工程;
(f)前記(e)工程の後、前記第1マスクを除去する工程;
(g)前記(f)工程の後、前記第1領域に位置する前記第1絶縁膜と前記第4領域に位置する前記第2絶縁膜とが露出するように、かつ、前記第2領域に位置する前記第1絶縁膜が覆われるように、前記第2領域に位置する前記半導体層上に第2マスクを形成する工程;
(h)前記(g)工程の後、前記第2領域に位置する前記半導体層を前記第2マスクで覆った状態で、前記第1領域に位置する前記第1絶縁膜および前記第4領域に位置する前記第2絶縁膜に、ハフニウムを添加する工程;
(i)前記(h)工程の後、前記第2マスクを除去する工程;
(j)前記(i)工程の後、前記第1領域に位置する前記第1絶縁膜にアルミニウムを添加せずにハフニウムを添加することで形成された第1ゲート絶縁膜を介して前記第1領域に位置する前記半導体層上に第1ゲート電極を形成し、前記第2領域に位置する前記第1絶縁膜にハフニウムを添加せずにアルミニウムを添加することで形成された第2ゲート絶縁膜を介して前記第2領域に位置する前記半導体層上に第2ゲート電極を形成し、前記第3領域に位置する前記第2絶縁膜にアルミニウムを添加することで形成された第3ゲート絶縁膜を介して前記第3領域に位置する前記半導体基材上に第3ゲート電極を形成し、前記第4領域に位置する前記第2絶縁膜にハフニウムを添加することで形成された第4ゲート絶縁膜を介して前記第4領域に位置する前記半導体基材上に第4ゲート電極を形成する工程。
【請求項11】
請求項10に記載の半導体装置の製造方法において、
前記第3ゲート絶縁膜および前記第4ゲート絶縁膜のそれぞれの厚さは、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のそれぞれの厚さよりも大きい、半導体装置の製造方法。
【請求項12】
請求項10に記載の半導体装置の製造方法において、
前記(b)工程の後、かつ、前記(c)工程の前に、前記第1領域に位置する前記絶縁層に接するように前記第1領域に位置する前記半導体基材にn型の第1ウェル領域を形成し、前記第2領域に位置する前記絶縁層に接するように前記第2領域に位置する前記半導体基材にp型の第2ウェル領域を形成する工程と、
前記第1ウェル領域および前記第2ウェル領域を前記第1領域および前記第2領域にそれぞれ形成した後、かつ、前記(c)工程の前に、前記第1領域に位置する前記絶縁層に接するように前記第1ウェル領域にn型の第1グランドプレーン領域を形成し、前記第2領域に位置する前記絶縁層に接するように前記第2ウェル領域にp型の第2グランドプレーン領域を形成する工程と、を更に有し、
前記(a)工程で準備する前記SOI基板を構成し、かつ、前記第1領域および前記第2領域のそれぞれに位置する前記半導体層の厚さは、10nm〜20nmであり、
前記(a)工程で準備する前記SOI基板を構成し、かつ、前記第1領域および前記第2領域のそれぞれに位置する前記絶縁層の厚さは、10nm〜20nmであり、
前記第1グランドプレーン領域を構成する不純物の濃度は、前記第1ウェル領域を構成する不純物の濃度よりも高く、
前記第2グランドプレーン領域を構成する不純物の濃度は、前記第2ウェル領域を構成する不純物の濃度よりも高い、半導体装置の製造方法。
【請求項13】
請求項12に記載の半導体装置の製造方法において、
前記(j)工程の後、前記第1ゲート電極の側壁上に第1オフセットスペーサを形成し、前記第2ゲート電極の側壁上に第2オフセットスペーサを形成する工程と、
前記第1オフセットスペーサおよび前記第2オフセットスペーサのそれぞれを形成した後、前記第1領域に位置する前記半導体層のうちの前記第1ゲート電極および前記第1オフセットスペーサから露出する第1表面と、前記第2領域に位置する前記半導体層のうちの前記第2ゲート電極および前記第2オフセットスペーサから露出する第2表面とに対してエピタキシャル成長処理を施すことで、前記第1表面上および前記第2表面上のそれぞれにエピタキシャル成長層を形成する工程と、
前記エピタキシャル成長層を形成した後、前記エピタキシャル成長層を層間絶縁膜で覆う工程と、
前記エピタキシャル成長層を前記層間絶縁膜で覆った後、前記層間絶縁膜にコンタクトホールを形成する工程と、
前記層間絶縁膜に前記コンタクトホールを形成した後、前記コンタクトホールを導電性部材で塞ぎ、前記エピタキシャル成長層に接続するコンタクトプラグを形成する工程と、を更に有する、半導体装置の製造方法。
【請求項14】
請求項10に記載の半導体装置の製造方法において、
前記(j)工程では、前記第3領域に位置する前記第2絶縁膜にアルミニウムおよびハフニウムのそれぞれを添加することで形成された前記第3ゲート絶縁膜を介して、前記第3領域に位置する前記半導体基材上に、前記第3ゲート電極を形成し、また、前記第4領域に位置する前記第2絶縁膜にアルミニウムおよびハフニウムのそれぞれを添加することで形成された前記第4ゲート絶縁膜を介して、前記第4領域に位置する前記半導体基材上に、前記第4ゲート電極を形成する、半導体装置の製造方法。
【請求項15】
請求項14に記載の半導体装置の製造方法において、
前記第4ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、75%以上であり、かつ、100%未満である、半導体装置の製造方法。
【請求項16】
請求項15に記載の半導体装置の製造方法において、
前記第3ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、75%以上であり、かつ、100%未満である、半導体装置の製造方法。
【請求項17】
以下の工程を含む半導体装置の製造方法:
(a)n型の第1電界効果トランジスタが形成される第1領域、p型の第1電界効果トランジスタが形成される第2領域、n型の第3電界効果トランジスタが形成される第3領域およびp型の第4電界効果トランジスタが形成される第4領域を有し、半導体基材、前記半導体基材の上面上に形成された絶縁層および前記絶縁層の上面上に形成された半導体層を備えたSOI基板を準備する工程;
(b)前記(a)工程の後、前記第3領域および前記第4領域のそれぞれに位置する前記半導体層と、前記第3領域および前記第4領域のそれぞれに位置する前記絶縁層とを除去し、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材を露出させる工程;
(c)前記(b)工程の後、前記第1領域および前記第2領域のそれぞれに位置する前記半導体層上に酸化シリコンから成る第1絶縁膜を形成し、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材上に酸化シリコンから成る第2絶縁膜を形成する工程;
(d)前記(c)工程の後、前記第1領域および前記第2領域のそれぞれに位置する前記第1絶縁膜と、前記第3領域および前記第4領域のそれぞれに位置する前記第2絶縁膜とに、アルミニウムおよびハフニウムを添加する工程;
(e)前記(d)工程の後、前記第1領域および前記第2領域のそれぞれに位置する前記第1絶縁膜と、前記第3領域および前記第4領域のそれぞれに位置する前記第2絶縁膜とを覆うように、前記第1領域および前記第2領域のそれぞれに位置する前記半導体層上と、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材上とに、第1半導体材料を形成する工程;
(f)前記(e)工程の後、前記第1領域、前記第3領域および前記第4領域のそれぞれに位置する前記第1半導体材料が残存するように、前記第2領域に位置する前記第1半導体材料と、前記第2領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第1絶縁膜とを除去することで、前記第2領域に位置する前記半導体層を露出させる工程;
(g)前記(f)工程の後、前記第1領域に位置する前記半導体層と、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材とを前記第1半導体材料で覆った状態で、前記第2領域に位置する前記半導体層上に、酸化シリコンから成る第3絶縁膜を形成する工程;
(h)前記(g)工程の後、前記第1領域に位置する前記半導体層と、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材とを前記第1半導体材料で覆った状態で、前記第2領域に位置する前記第3絶縁膜に、アルミニウムを添加する工程;
(i)前記(h)工程の後、前記第1領域に位置する前記半導体層と、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材とを前記第1半導体材料で覆った状態で、前記第2領域に位置し、かつ、アルミニウムが添加された前記第3絶縁膜上に、第2半導体材料を形成する工程;
(j)前記(i)工程の後、前記第2領域に位置する前記第2半導体材料と、前記第3領域および前記第4領域のそれぞれに位置する前記第1半導体材料とが残存するように、前記第1領域に位置する前記第1半導体材料と、前記第1領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第1絶縁膜とを除去することで、前記第1領域に位置する前記半導体層を露出させる工程;
(k)前記(j)工程の後、前記第2領域に位置する前記半導体層を前記第2半導体材料で覆った状態で、かつ、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材を前記第1半導体材料で覆った状態で、前記第1領域に位置する前記半導体層上に、酸化シリコンから成る第4絶縁膜を形成する工程;
(l)前記(k)工程の後、前記第2領域に位置する前記半導体層を前記第2半導体材料で覆った状態で、かつ、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材を前記第1半導体材料で覆った状態で、前記第1領域に位置する前記第4絶縁膜に、ハフニウムを添加する工程;
(m)前記(l)工程の後、前記第2領域に位置する前記半導体層を前記第2半導体材料で覆った状態で、かつ、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材を前記第1半導体材料で覆った状態で、前記第1領域に位置し、かつ、ハフニウムが添加された前記第4絶縁膜上に、第3半導体材料を形成する工程;
(n)前記(m)工程の後、前記第1半導体材料、前記第2半導体材料および前記第3半導体材料のそれぞれをパターニングすることで、前記第1領域に位置し、かつ、ハフニウムが添加された前記第3絶縁膜を介して前記第1領域に位置する前記半導体層上に第1ゲート電極を形成し、前記第2領域に位置し、かつ、アルミニウムが添加された前記第4絶縁膜を介して前記第2領域に位置する前記半導体層上に第2ゲート電極を形成し、前記第3領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第2絶縁膜を介して前記第3領域に位置する前記半導体基材上に第3ゲート電極を形成し、前記第4領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第2絶縁膜を介して前記第4領域に位置する前記半導体基材上に第4ゲート電極を形成する工程。
【請求項18】
請求項17に記載の半導体装置の製造方法において、
前記(n)工程において、前記第1領域に位置する前記第3絶縁膜および前記第2領域に位置する前記第4絶縁膜のそれぞれの厚さは、前記第3領域および前記第4領域のそれぞれに位置する前記第2絶縁膜の厚さよりも大きい、半導体装置の製造方法。

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、SOI基板を用いた半導体装置およびその製造方法に好適に利用できるものである。
続きを表示(約 11,000 文字)【背景技術】
【0002】
半導体基板(半導体基材)、この半導体基板上に形成されたBOX膜(絶縁層)、およびこのBOX膜上に形成されたシリコン層(SOI層、半導体層)を有するSOI基板を用いた半導体装置として、例えば、特開2013−219181号公報(特許文献1)のように、SOI基板のSOI領域(BOX膜およびシリコン層を有する領域)に形成されたnチャネル型(またはpチャネル型)の電界効果トランジスタと、SOI基板のバルクシリコン領域(BOX膜およびシリコン層を有さない領域)に形成されたnチャネル型(またはpチャネル型)の電界効果トランジスタとを備えた、所謂ハイブリッド構造の半導体装置がある。
【0003】
また、SOI基板を用いた半導体装置として、特開2016−18936号公報(特許文献2)のように、nチャネル型の電界効果トランジスタおよびpチャネル型の電界効果トランジスタのそれぞれのゲート絶縁膜に、ゲート絶縁膜の表面の単位面積当たりの濃度が1×10
13
cm

以上であるハフニウム(Hf)を設けた半導体装置がある。かかる半導体装置の場合、nチャネル型の電界効果トランジスタおよびpチャネル型の電界効果トランジスタのそれぞれのゲート電極の仕事関数を小さくすることができる。すなわち、nチャネル型の電界効果トランジスタの閾値電圧を小さくすることができ、また、pチャネル型の電界効果トランジスタの閾値電圧を大きくすることができる。
【0004】
さらに、電界効果トランジスタの閾値電圧が変動するBTI(Bias Temperature Instability)のうち、pチャネル型の電界効果トランジスタにおけるNBTI(Negative Bias Temperature Instability)の対策として、特開2019−62170号公報(特許文献3)の実施の形態1ように、nチャネル型の電界効果トランジスタおよびpチャネル型の電界効果トランジスタのそれぞれのゲート絶縁膜中における、アルミニウム(Al)およびハフニウム(Hf)の総原子数に対するハフニウムの原子数の割合を、75%以上、かつ、100%未満とした、SOI基板を用いた半導体装置がある。また、SOI基板を用いた半導体装置として、特開2019−62170号公報(特許文献3)の実施の形態2ように、アルミニウム(Al)は含むがハフニウムは含まないゲート絶縁膜を有するnチャネル型の電界効果トランジスタと、ハフニウム(Hf)は含むがアルミニウム(Al)は含まないゲート絶縁膜を有するpチャネル型の電界効果トランジスタとを備えた半導体装置がある。かかる半導体装置の場合、pチャネル型の電界効果トランジスタの、アルミニウム(Al)による閾値電圧の低下を抑制することができる。
【先行技術文献】
【特許文献】
【0005】
特開2013−219181号公報
特開2016−18936号公報
特開2019−62170号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上記特許文献2あるいは上記特許文献3のように、電界効果トランジスタの閾値電圧を調整するには、アルミニウム(Al)またはハフニウム(Hf)といった金属を、電界効果トランジスタを構成するゲート絶縁膜に添加することが好ましい。また、アルミニウム(Al)またはハフニウム(Hf)といった金属をゲート絶縁膜に添加した、所謂高誘電率絶縁膜を採用することで、ゲート・リーク電流の発生を抑制することができる。すなわち、高誘電率絶縁膜を採用することで、ゲート絶縁膜の物理的な厚さを薄くすることなく、ゲート絶縁膜の容量を増加させることもできる。
【0007】
一方、近年では、半導体装置の更なる低消費電力化や動作速度の向上(高速化)などが要求されている。電界効果トランジスタに印加する電圧値(駆動電圧)を小さくしたとしても、この電界効果トランジスタを高速で動作させる、すなわち、電界効果トランジスタのチャネル領域に流れるオン電流を増加させるには、電界効果トランジスタの閾値電圧を低くすることが考えられる。
【0008】
そこで、本発明者は、電界効果トランジスタの閾値電圧を低くするために、上記した高誘電率絶縁膜を構成する金属の種類または金属の量(割合、濃度)を調整することを検討した。その結果、添加する金属の種類または金属の量によっては、所望の特性を備えた半導体装置の製造が困難となることが分かった。
【0009】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0010】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0011】
一実施の形態における半導体装置は、第1ゲート絶縁膜を介して第1領域に位置する半導体層上に形成されたn型の第1電界効果トランジスタの第1ゲート電極と、第2ゲート絶縁膜を介して第2領域に位置する半導体層上に形成されたp型の第2電界効果トランジスタの第2ゲート電極と、第3ゲート絶縁膜を介して第3領域に位置する半導体基材上に形成されたn型の第3電界効果トランジスタの第3ゲート電極と、第4ゲート絶縁膜を介して第4領域に位置する半導体基材上に形成されたp型の第4電界効果トランジスタの第4ゲート電極と、を含んでいる。ここで、第1ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、アルミニウムは添加されずに、ハフニウムが添加された、絶縁膜である。また、第2ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、ハフニウムは添加されずに、アルミニウムが添加された、絶縁膜である。また、第3ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、アルミニウムが添加された、絶縁膜である。さらに、第4ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、ハフニウムが添加された、絶縁膜である。
【0012】
また、一実施の形態における半導体装置の製造方法は、第1領域および第2領域のそれぞれに位置する半導体層上に酸化シリコンから成る第1絶縁膜を形成し、第3領域および第4領域のそれぞれに位置する半導体基材上に酸化シリコンから成る第2絶縁膜を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第1領域に位置する半導体層を第1マスクで覆った状態で、第2領域に位置する第1絶縁膜および第3領域に位置する第2絶縁膜に、アルミニウムを添加する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第2領域に位置する半導体層を第2マスクで覆った状態で、第1領域に位置する第1絶縁膜および第4領域に位置する第2絶縁膜に、ハフニウムを添加する工程を、含んでいる。さらに、一実施の形態における半導体装置の製造方法は、第1領域に位置する第1絶縁膜にアルミニウムを添加せずにハフニウムを添加することで形成された第1ゲート絶縁膜を介して第1領域に位置する半導体層上に第1ゲート電極を形成し、第2領域に位置する第1絶縁膜にハフニウムを添加せずにアルミニウムを添加することで形成された第2ゲート絶縁膜を介して第2領域に位置する半導体層上に第2ゲート電極を形成し、第3領域に位置する第2絶縁膜にアルミニウムを添加することで形成された第3ゲート絶縁膜を介して第3領域に位置する半導体基材上に第3ゲート電極を形成し、第4領域に位置する第2絶縁膜にハフニウムを添加することで形成された第4ゲート絶縁膜を介して第4領域に位置する半導体基材上に第4ゲート電極を形成する工程を、含んでいる。
【0013】
さらに、他の一実施の形態における半導体装置の製造方法は、第1領域および第2領域のそれぞれに位置する半導体層上に酸化シリコンから成る第1絶縁膜を形成し、第3領域および第4領域のそれぞれに位置する半導体基材上に酸化シリコンから成る第2絶縁膜を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第1領域および第2領域のそれぞれに位置する第1絶縁膜と、第3領域および第4領域のそれぞれに位置する第2絶縁膜とに、アルミニウムおよびハフニウムを添加する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第1領域および第2領域のそれぞれに位置する第1絶縁膜と、第3領域および第4領域のそれぞれに位置する第2絶縁膜とを覆うように、第1領域および第2領域のそれぞれに位置する半導体層上と、第3領域および第4領域のそれぞれに位置する半導体基材上とに、第1半導体材料を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第3領域および第4領域のそれぞれに位置する第1半導体材料が残存するように、第2領域に位置する第1半導体材料と、第2領域に位置し、かつ、アルミニウムおよびハフニウムが添加された第1絶縁膜とを除去する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第2領域に位置する半導体層上に、酸化シリコンから成る第3絶縁膜を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第2領域に位置する第3絶縁膜に、アルミニウムを添加する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第2領域に位置し、かつ、アルミニウムが添加された第3絶縁膜上に、第2半導体材料を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第2領域に位置する第2半導体材料と、第3領域および第4領域のそれぞれに位置する第1半導体材料とが残存するように、第1領域に位置する第1半導体材料と、第1領域に位置し、かつ、アルミニウムおよびハフニウムが添加された第1絶縁膜とを除去する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第1領域に位置する半導体層上に、酸化シリコンから成る第4絶縁膜を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第1領域に位置する第4絶縁膜に、ハフニウムを添加する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第1領域に位置し、かつ、ハフニウムが添加された第4絶縁膜上に、第3半導体材料を形成する工程を、含んでいる。さらに、一実施の形態における半導体装置の製造方法は、第1半導体材料、前記第2半導体材料および前記第3半導体材料のそれぞれをパターニングすることで、第1領域に位置し、かつ、ハフニウムが添加された第3絶縁膜を介して第1領域に位置する半導体層上に第1ゲート電極を形成し、第2領域に位置し、かつ、アルミニウムが添加された第4絶縁膜を介して第2領域に位置する半導体層上に第2ゲート電極を形成し、第3領域に位置し、かつ、アルミニウムおよびハフニウムが添加された第2絶縁膜を介して第3領域に位置する半導体基材上に第3ゲート電極を形成し、第4領域に位置し、かつ、アルミニウムおよびハフニウムが添加された第2絶縁膜を介して第4領域に位置する半導体基材上に第4ゲート電極を形成する工程を、含んでいる。
【発明の効果】
【0014】
一実施の形態における半導体装置によれば、半導体装置の低消費電力化を実現することができる。
【0015】
また、一実施の形態における半導体装置の製造方法によれば、半導体装置の製造歩留まりを向上させることができる。
【0016】
また、他の一実施の形態における半導体装置の製造方法によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0017】
図1は、一実施の形態の半導体装置の断面図である。
図2は、SRAM回路を構成するメモリセルを示す回路図である。
図3は、アルミニウムの添加量とn型の電界効果トランジスタの閾値電圧との関係を示すグラフである。
図4は、ハフニウムの添加量とp型の電界効果トランジスタの閾値電圧との関係を示すグラフである。
図5は、一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
図6は、一実施の形態の半導体装置の製造工程中の要部断面図である。
図7は、図6に続く半導体装置の製造工程中の要部断面図である。
図8は、図7に続く半導体装置の製造工程中の要部断面図である。
図9は、図8に続く半導体装置の製造工程中の要部断面図である。
図10は、図9に続く半導体装置の製造工程中の要部断面図である。
図11は、図10に続く半導体装置の製造工程中の要部断面図である。
図12は、図11に続く半導体装置の製造工程中の要部断面図である。
図13は、図12に続く半導体装置の製造工程中の要部断面図である。
図14は、図13に続く半導体装置の製造工程中の要部断面図である。
図15は、図14に続く半導体装置の製造工程中の要部断面図である。
図16は、変形例1の半導体装置の断面図である。
図17は、変形例2の半導体装置の製造工程を示すプロセスフロー図である。
図18は、変形例2の半導体装置の製造工程中の要部断面図である。
図19は、図18に続く半導体装置の製造工程中の要部断面図である。
図20は、図19に続く半導体装置の製造工程中の要部断面図である。
図21は、図20に続く半導体装置の製造工程中の要部断面図である。
図22は、図21に続く半導体装置の製造工程中の要部断面図である。
図23は、図22に続く半導体装置の製造工程中の要部断面図である。
図24は、図23に続く半導体装置の製造工程中の要部断面図である。
図25は、図24に続く半導体装置の製造工程中の要部断面図である。
図26は、図25に続く半導体装置の製造工程中の要部断面図である。
図27は、図26に続く半導体装置の製造工程中の要部断面図である。
図28は、図27に続く半導体装置の製造工程中の要部断面図である。
図29は、変形例2の更なる変形例の半導体装置の断面図である。
図30は、変形例3の半導体装置の断面図である。
【発明を実施するための形態】
【0018】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0019】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号およびハッチングを付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0020】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0021】
(実施の形態)
本実施の形態の半導体装置SMD1およびその製造方法について、説明する。図1は、本実施の形態の半導体装置SMD1の断面図である。また、図2は、SRAM(Static Random Access Memory)回路を構成するメモリセルMCを示す回路図である。また、図3は、ゲート絶縁膜を構成する絶縁膜に添加するアルミニウム(Al)の添加量とn型の電界効果トランジスタの閾値電圧との関係を示すグラフである。また、図4は、ゲート絶縁膜を構成する絶縁膜に添加するハフニウム(Hf)の添加量とp型の電界効果トランジスタの閾値電圧との関係を示すグラフである。
【0022】
<本実施の形態の半導体装置SMD1について>
図1に示すように、本実施の形態の半導体装置SMD1は、SOI領域1SRと、バルク領域2BRとを備えた、所謂ハイブリッド構造である。また、SOI領域1SRは、図1に示すように、nチャネル型(以下、n型と呼ぶ)の電界効果トランジスタQ1nが形成された領域1An、およびこのn型の電界効果トランジスタQ1nにバックゲート電圧を供給するための領域1TAnを備えた領域1SRnと、pチャネル型(以下、p型と呼ぶ)の電界効果トランジスタQ1pが形成された領域1Ap、およびこのp型の電界効果トランジスタQ1pにバックゲート電圧を供給するための領域1TApを備えた領域1SRpとを、有している。一方、バルク領域2BRは、図1に示すように、n型の電界効果トランジスタQ2nが形成された領域2BRnと、p型の電界効果トランジスタQ2pが形成された領域2BRpとを有している。なお、図1に示すように、n型の電界効果トランジスタQ1nが形成された領域1Anと、このn型の電界効果トランジスタQ1nにバックゲート電圧を供給するための領域1TAnとの間には、例えば酸化シリコンから成る素子分離部STIが形成されている。すなわち、この2つの領域1An、1TAnは、素子分離部STIによって互いに分離されている。また、上記素子分離部STIは、図1に示すように、p型の電界効果トランジスタQ1pが形成された領域1Apと、このp型の電界効果トランジスタQ1pにバックゲート電圧を供給するための領域1TApとの間にも形成されている。すなわち、各領域1An、1TAn、1Ap、1TAp、2BRn(2An)、2BPp(2Ap)は、素子分離部STIによって区画形成されている。
【0023】
また、半導体装置SMD1のSOI領域1SRに形成された各電界効果トランジスタQ1n、Q1pは、例えば、その駆動電圧が0.5v〜1.8vであるSRAM回路のメモリセルMC(図2を参照)を構成する電界効果トランジスタである。一方、バルク領域2BRに形成された各電界効果トランジスタQ2n、Q2pは、例えば、その駆動電圧が2.5v〜3.3vである入出力回路のような周辺回路(図示しない)を構成する電界効果トランジスタである。なお、本実施の形態では、各電界効果トランジスタQ1n、Q1pがSRAM回路を構成するメモリセルMCの各トランジスタに適用される場合について説明するが、各電界効果トランジスタQ1n、Q1pは、例えばDRAM(Dynamic Random Access Memory)回路のワード線に接続されるワード線ドライバ回路のような、他の回路を構成するトランジスタに適用されてもよい。
【0024】
<SRAM回路について>
ここで、SRAM回路のメモリセルMCについて、図2を用いて説明する。図2に示すように、SRAM回路を構成するメモリセルMCは、一対のビット線BL、/(バー)BLと、ワード線WLとの交差部に配置される。また、このメモリセルMCは、図2に示すように、一対のロードトランジスタ(負荷用MISFET)Lo1、Lo2と、一対のアクセストランジスタ(転送用MISFET)Acc1、Acc2と、一対のドライバトランジスタ(駆動用MISFET)Dr1、Dr2とを有する。ここで、ロードトランジスタLo1、Lo2は、p型の電界効果トランジスタであるのに対し、アクセストランジスタAcc1、Acc2およびドライバトランジスタDr1、Dr2のそれぞれは、n型の電界効果トランジスタである。そして、本実施の形態では、領域1SRnに形成されたn型の電界効果トランジスタQ1nが、例えば図2に示すメモリセルMCのドライバトランジスタDr1、Dr2であり、領域1SRpに形成されたp型の電界効果トランジスタQ1nが、例えば図2に示すメモリセルMCのロードトランジスタLo1、Lo2(またはアクセストランジスタAcc1、Acc2)である。
【0025】
また、メモリセルMCを構成する6つのトランジスタのうち、ロードトランジスタLo1およびドライバトランジスタDr1は、図2に示すように、1つのCMOSインバータを構成している。また、メモリセルMCを構成する6つのトランジスタのうち、ロードトランジスタLo2およびドライバトランジスタDr2は、図2に示すように、他の1つのCMOSインバータを構成している。そして、これら一対のCMOSインバータの相互の入出力端子であるノードN1、N2は、交差結合されている。すなわち、図2に示すように、電源電圧VddとノードN1との間に接続されたロードトランジスタLo1と、ノードN1と基準電圧Vssとの間に接続されたドライバトランジスタDr1のそれぞれのゲート電極は、ノードN2と電気的に接続されている。また、図2に示すように、電源電圧VddとノードN2との間に接続されたロードトランジスタLo2、および、ノードN2と接地電圧Vssとの間に接続されたドライバトランジスタDr2のそれぞれのゲート電極は、ノードN1に接続されている。換言すれば、上記のように交差結合された一対のCMOSインバータは、1ビットの情報を記憶する情報蓄積部として、フリップフロップ回路を構成している。さらに、図2に示すように、ビット線BLとノードN1との間にアクセストランジスタAcc1が接続され、ビット線/BLとノードN2との間にアクセストランジスタAcc2が接続されている。そして、各アクセストランジスタAcc1、Acc2のゲート電極は、図2に示すように、ワード線WLに接続されている。
【0026】
次に、各領域1An、1TAn、1Ap、1TAp、2BRn(2An)、2BPp(2Ap)に形成された電界効果トランジスタの詳細について、説明する。まず、SOI領域1SRのうちの領域1SRnに形成されたn型の電界効果トランジスタQ1nについて、説明する。また、後述する電界効果トランジスタの構成において、前述した電界効果トランジスタの構成と同じ部分については、その説明を省略する。
【0027】
<本実施の形態の電界効果トランジスタQ1nについて>
図1に示すように、SOI領域1SRに形成されたn型の電界効果トランジスタQ1nは、領域1Anに位置する半導体基材BMと、この領域1Anに位置する半導体基材BM上に形成された絶縁層BXと、この領域1Anに位置する絶縁層BX上に形成された半導体層SLと、この領域1Anに位置する半導体層SL上にゲート絶縁膜GI1を介して形成されたゲート電極GE1とを有している。ここで、半導体基材BMは、例えば1Ωcm〜15Ωcmの比抵抗を有するp型の単結晶シリコンから成る。また、絶縁層BXは、例えば、酸化シリコンから成る。また、半導体層SLは、例えば、単結晶シリコンから成る。また、ゲート電極GE1は、例えば、多結晶シリコン(具体的には、不純物が導入あるいはイオン注入されたドープドポリシリコン)から成る。また、領域1Anに位置する半導体層SLの厚さは、10nm〜20nmである。さらに、領域1Anに位置する絶縁層BXの厚さは、10nm〜20nmである。一方、ゲート絶縁膜GI1の詳細については、後述する。
【0028】
また、図1に示すように、領域1SRnに位置する半導体基材BMには、この領域1SRnに位置する絶縁層BXの下面BXS2に接するように、p型のウェル領域PWが形成されている。そして、このp型のウェル領域PWには、領域1SRnに位置する絶縁層BXの下面BXS2に接するように、p型のグランドプレーン領域GP1が形成されている。なお、p型のグランドプレーン領域GP1は、この領域1Anに形成されたn型の電界効果トランジスタQ1nのバックゲートBGE1(図1を参照)として機能する。また、グランドプレーン領域GP1を構成する不純物の濃度は、ウェル領域PWを構成する不純物の濃度よりも高い。
【0029】
また、図1に示すように、領域1Anに形成されたn型の電界効果トランジスタQ1nを構成するゲート電極GE1の側壁上には、サイドウォールスペーサSWが形成されている。サイドウォールスペーサSWは、図1に示すように、ゲート電極GE1の側壁上に形成されたオフセットスペーサIF3と、このオフセットスペーサIF3を介してゲート電極GE1の側壁上に形成された絶縁膜IF4とから成る。ここで、オフセットスペーサIF3は、例えば、酸化シリコンから成る絶縁膜である。また、絶縁膜IF4は、例えば、窒化シリコンから成る絶縁膜である。また、図1に示すように、領域1Anに位置する半導体層SLのうちのゲート電極GE1およびオフセットスペーサIF3から露出する表面上には、エピタキシャル成長層EPが形成されている。このエピタキシャル成長層EPは、ゲート電極GE1およびオフセットスペーサIF3から露出した半導体層SLの表面に対してエピタキシャル成長処理を施すことで形成されたものである。そして、このエピタキシャル成長層EPの一部は、図1に示すように、サイドウォールスペーサSWを構成する絶縁膜IF4で覆われている。
【0030】
また、図1に示すように、領域1Anに形成された半導体層SLのうちのオフセットスペーサIF3と重なる領域には、エクステンション領域EX1が形成されている。具体的には、エクステンション領域EX1は、図1に示すように、ゲート電極GE1に対して自己整合的に形成されている。なお、このエクステンション領域EX1は、ある濃度を有する導電型の不純物から成る。領域1Anに形成された電界効果トランジスタQ1nはn型の電界効果トランジスタであるため、このエクステンション領域EX1を構成する不純物は、n型である。また、このエクステンション領域EX1は、上記した不純物の注入エネルギーを例えば5keV〜25keVとし、また、上記した不純物のドーズ量を例えば1×10
14
cm
−2
程度とした注入条件により形成された領域である。
(【0031】以降は省略されています)

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