TOP特許意匠商標
特許ウォッチ DM通知 Twitter
公開番号2021064083
公報種別公開特許公報(A)
公開日20210422
出願番号2019187505
出願日20191011
発明の名称電源回路
出願人ローム株式会社
代理人特許業務法人 佐野特許事務所
主分類G05F 1/56 20060101AFI20210326BHJP(制御;調整)
要約【課題】起動時に出力段におけるトランジスタのブレークダウンを抑制することが可能となる電源回路を提供する。
【解決手段】pチャネルMOSトランジスタPM21のドレインとnチャネルMOSトランジスタNM22のドレインとの間に配置される過電流保護抵抗Rocpを有する電源回路7としている。
【選択図】図3
特許請求の範囲【請求項1】
基準電圧が印加される第1端子と、
前記第1端子との間に出力コンデンサを接続可能な第2端子と、
電源電圧が印加される第3端子と、
前記第2端子に生成される出力電圧に基づいて前記基準電圧を基準とする帰還電圧と、前記基準電圧を基準とする第1参照電圧とが入力されて、前記出力電圧が供給される第1エラーアンプと、
前記第1エラーアンプの出力によりゲートを駆動されるpチャネルMOSトランジスタである第1トランジスタと、
前記第1トランジスタのドレインに接続される入力側の第1nチャネルMOSトランジスタと、出力側の第2nチャネルMOSトランジスタと、を有する第1カレントミラーと、
前記第2nチャネルMOSトランジスタと第1接続ノードにて接続される定電流源と、
入力側の第3nチャネルMOSトランジスタと、出力側の第4nチャネルMOSトランジスタと、を有して、前記定電流源による定電流と前記第2nチャネルMOSトランジスタに流れる電流との差分である第1電流に基づく第2電流が前記第4nチャネルMOSトランジスタに流れる第2カレントミラーと、
前記第2電流が流れる入力側の第1pチャネルMOSトランジスタと、前記第2端子に接続される出力側の第2pチャネルMOSトランジスタと、を有して、前記第1pチャネルMOSトランジスタと前記第2pチャネルMOSトランジスタの各ソースは前記第3端子に接続される第3カレントミラーと、
前記第1pチャネルMOSトランジスタのドレインと前記第4nチャネルMOSトランジスタのドレインとの間に配置される過電流保護抵抗と、
を有する、電源回路。
続きを表示(約 1,500 文字)【請求項2】
前記基準電圧を基準とする内部電源電圧を生成する内部電源電圧生成回路と、
前記内部電源電圧がゲートに印加されて、前記第1pチャネルMOSトランジスタのドレインと前記第4nチャネルMOSトランジスタのドレインとの間に配置されるnチャネルMOSトランジスタである第2トランジスタと、
をさらに有する、請求項1に記載の電源回路。
【請求項3】
前記内部電源電圧生成回路は、
前記第1端子にアノードが接続されるツェナーダイオードと、
前記第3端子に第1端が接続され、前記ツェナーダイオードのカソードに第2端が接続される第1抵抗と、
前記第1端にドレインが接続され、前記第2端にゲートが接続されるnチャネルMOSトランジスタである第3トランジスタと、
を有する、請求項2に記載の電源回路。
【請求項4】
前記過電流保護抵抗は、前記第2トランジスタのソースと前記第4nチャネルMOSトランジスタのドレインとの間に配置される、請求項2または請求項3に記載の電源回路。
【請求項5】
前記過電流保護抵抗は、前記第1pチャネルMOSトランジスタのドレインと前記第2トランジスタのドレインとの間に配置される、請求項2または請求項3に記載の電源回路。
【請求項6】
第2参照電圧が第1入力端に印加され、出力端が第2入力端に短絡される第2エラーアンプと、
前記第2エラーアンプの前記出力端に第1端が接続され、グランド電位が第2端に印加される第2抵抗と、
前記第2抵抗の前記第1端に接続される入力側の第3pチャネルMOSトランジスタと、出力側の第4pチャネルMOSトランジスタと、を有する第4カレントミラーと、
前記第4pチャネルMOSトランジスタに第1端が接続され、前記第1端子に第2端が接続される第3抵抗と、
を有して、前記第1参照電圧を生成する参照電圧生成回路をさらに有する、請求項1から請求項5のいずれか1項に記載の電源回路。
【請求項7】
前記第1pチャネルMOSトランジスタおよび前記第2pチャネルMOSトランジスタは、DMOSにより構成される、請求項1から請求項6のいずれか1項に記載の電源回路。
【請求項8】
請求項1から請求項7のいずれか1項に記載の電源回路と、
入力電圧が印加される高電位側のハイサイドトランジスタと、
前記ハイサイドトランジスタを駆動するハイサイド駆動回路と、
を有し、
前記電源回路により生成される出力電圧は、前記ハイサイド駆動回路に供給され、
前記入力電圧は、前記第1端子に印加される、電源IC。
【請求項9】
ホスト電圧を監視し、前記ホスト電圧の立下りを検出すると前記ホスト電圧の印加端が接続されるアイソレーションスイッチをオフとして前記ハイサイドトランジスタの駆動を開始させる減電圧検出回路をさらに備える、請求項8に記載の電源IC。
【請求項10】
ローサイドトランジスタを有する請求項9に記載の電源ICと、
前記減電圧検出回路によりオンオフを制御される前記アイソレーションスイッチと、
前記ハイサイドトランジスタのソースと前記ローサイドトランジスタのドレインとが接続される第2接続ノードに接続される第1端を有するインダクタと、
前記インダクタの第2端および前記アイソレーションスイッチに接続される第1端を有するコンデンサと、
を備える、電源装置。
【請求項11】
請求項10に記載の電源装置を備える、HDD(ハードディスクドライブ)。

発明の詳細な説明【技術分野】
【0001】
本発明は、電源回路に関する。
続きを表示(約 5,000 文字)【背景技術】
【0002】
従来、低い入出力間電圧差でも動作するレギュレータであるLDO(Low Dropout)レギュレータが知られている(例えば特許文献1)。
【先行技術文献】
【特許文献】
【0003】
特開2016−162097号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ここで、LDOレギュレータには、出力電圧に基づく帰還電圧と参照電圧とを比較するエラーアンプを有し、当該エラーアンプの出力に基づき出力コンデンサに流す電流を調整し、出力電圧を制御するものがある。このようなLDOレギュレータには、出力コンデンサに電流を流す出力段においてpチャネルMOSトランジスタによりカレントミラーが構成される。
【0005】
そして、LDOレギュレータの起動時は、エラーアンプがシャットダウンされていることにより、上記pチャネルMOSトランジスタに過電流が流れ、当該pチャネルMOSトランジスタのゲート電圧が過剰に低下し、Vgsの耐圧が低耐圧であるpチャネルMOSトランジスタではブレークダウンする虞があった。
【0006】
上記状況に鑑み、本発明は、起動時に出力段におけるトランジスタのブレークダウンを抑制することが可能となる電源回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するために本発明の一態様に係る電源回路は、
基準電圧が印加される第1端子と、
前記第1端子との間に出力コンデンサを接続可能な第2端子と、
電源電圧が印加される第3端子と、
前記第2端子に生成される出力電圧に基づいて前記基準電圧を基準とする帰還電圧と、前記基準電圧を基準とする第1参照電圧とが入力されて、前記出力電圧が供給される第1エラーアンプと、
前記第1エラーアンプの出力によりゲートを駆動されるpチャネルMOSトランジスタである第1トランジスタと、
前記第1トランジスタのドレインに接続される入力側の第1nチャネルMOSトランジスタと、出力側の第2nチャネルMOSトランジスタと、を有する第1カレントミラーと、
前記第2nチャネルMOSトランジスタと第1接続ノードにて接続される定電流源と、
入力側の第3nチャネルMOSトランジスタと、出力側の第4nチャネルMOSトランジスタと、を有して、前記定電流源による定電流と前記第2nチャネルMOSトランジスタに流れる電流との差分である第1電流に基づく第2電流が前記第4nチャネルMOSトランジスタに流れる第2カレントミラーと、
前記第2電流が流れる入力側の第1pチャネルMOSトランジスタと、前記第2端子に接続される出力側の第2pチャネルMOSトランジスタと、を有して、前記第1pチャネルMOSトランジスタと前記第2pチャネルMOSトランジスタの各ソースは前記第3端子に接続される第3カレントミラーと、
前記第1pチャネルMOSトランジスタのドレインと前記第4nチャネルMOSトランジスタのドレインとの間に配置される過電流保護抵抗と、
を有する構成としている(第1の構成)。
【0008】
また、上記第1の構成において、前記基準電圧を基準とする内部電源電圧を生成する内部電源電圧生成回路と、
前記内部電源電圧がゲートに印加されて、前記第1pチャネルMOSトランジスタのドレインと前記第4nチャネルMOSトランジスタのドレインとの間に配置されるnチャネルMOSトランジスタである第2トランジスタと、をさらに有することとしてもよい(第2の構成)。
【0009】
また、上記第2の構成において、前記内部電源電圧生成回路は、前記第1端子にアノードが接続されるツェナーダイオードと、前記第3端子に第1端が接続され、前記ツェナーダイオードのカソードに第2端が接続される第1抵抗と、前記第1端にドレインが接続され、前記第2端にゲートが接続されるnチャネルMOSトランジスタである第3トランジスタと、を有することとしてもよい(第3の構成)。
【0010】
また、上記第2または第3の構成において、前記過電流保護抵抗は、前記第2トランジスタのソースと前記第4nチャネルMOSトランジスタのドレインとの間に配置されることとしてもよい(第4の構成)。
【0011】
また、上記第2または第3の構成において、前記過電流保護抵抗は、前記第1pチャネルMOSトランジスタのドレインと前記第2トランジスタのドレインとの間に配置されることとしてもよい(第5の構成)。
【0012】
また、上記第1から第5のいずれかの構成において、第2参照電圧が第1入力端に印加され、出力端が第2入力端に短絡される第2エラーアンプと、
前記第2エラーアンプの前記出力端に第1端が接続され、グランド電位が第2端に印加される第2抵抗と、
前記第2抵抗の前記第1端に接続される入力側の第3pチャネルMOSトランジスタと、出力側の第4pチャネルMOSトランジスタと、を有する第4カレントミラーと、
前記第4pチャネルMOSトランジスタに第1端が接続され、前記第1端子に第2端が接続される第3抵抗と、
を有して、前記第1参照電圧を生成する参照電圧生成回路をさらに有することとしてもよい(第6の構成)。
【0013】
また、上記第1から第6のいずれかの構成において、前記第1pチャネルMOSトランジスタおよび前記第2pチャネルMOSトランジスタは、DMOSにより構成されることとしてもよい(第7の構成)。
【0014】
また、本発明の別態様に係る電源ICは、上記第1から第7のいずれかの構成である電源回路と、
入力電圧が印加される高電位側のハイサイドトランジスタと、
前記ハイサイドトランジスタを駆動するハイサイド駆動回路と、
を有し、
前記電源回路により生成される出力電圧は、前記ハイサイド駆動回路に供給され、
前記入力電圧は、前記第1端子に印加される構成としている(第8の構成)。
【0015】
また、上記第8の構成において、ホスト電圧を監視し、前記ホスト電圧の立下りを検出すると前記ホスト電圧の印加端が接続されるアイソレーションスイッチをオフとして前記ハイサイドトランジスタの駆動を開始させる減電圧検出回路をさらに備えることとしてもよい(第9の構成)。
【0016】
また、本発明の別態様に係る電源装置は、ローサイドトランジスタを有する上記第9の構成である電源ICと、
前記減電圧検出回路によりオンオフを制御される前記アイソレーションスイッチと、
前記ハイサイドトランジスタのソースと前記ローサイドトランジスタのドレインとが接続される第2接続ノードに接続される第1端を有するインダクタと、
前記インダクタの第2端および前記アイソレーションスイッチに接続される第1端を有するコンデンサと、を備える構成としている(第10の構成)。
【0017】
また、本発明の別態様に係るHDD(ハードディスクドライブ)は、上記第10の構成である電源装置を備える構成としている。
【発明の効果】
【0018】
本発明の電源回路によれば、起動時に出力段におけるトランジスタのブレークダウンを抑制することが可能となる。
【図面の簡単な説明】
【0019】
本発明の例示的な実施形態に係る電源装置の構成を示す図である。
電源装置を備えるHDD(ハードディスクドライブ)の一例を示す概略構成図である。
本発明の例示的な実施形態に係るLDOレギュレータの構成を示す回路図である。
比較例に係るLDOレギュレータの構成を示す回路図である。
本発明の実施形態と比較例に係るLDOレギュレータのそれぞれにおける起動時の各種信号波形を示したタイミングチャートである。
本発明の変形例に係るLDOレギュレータの構成を示す回路図である。
【発明を実施するための形態】
【0020】
以下に本発明の例示的な実施形態について図面を参照して説明する。
【0021】
<1.電源装置の構成>
図1は、本発明の例示的な実施形態に係る電源装置20の構成を示す図である。図1に示す電源装置20は、一例としてHDD(ハードディスクドライブ)に備えられるものとしている。
【0022】
図1に示すように、電源装置20は、半導体集積回路として構成される電源IC1と、アイソレーションスイッチ15と、インダクタL1と、コンデンサC1と、出力コンデンサC2と、を備えている。アイソレーションスイッチ15、インダクタL1、コンデンサC1、および出力コンデンサC2は、電源IC1に対する外付けの素子である。
【0023】
アイソレーションスイッチ15は、図1では一例としてnチャネルMOSFETにより構成される。アイソレーションスイッチ15のドレインは、ホスト電圧Vhostの印加端に接続される。ホスト電圧Vhostは、例えば5Vである。アイソレーションスイッチ15のソースは、コンデンサC1の一端に接続される。アイソレーションスイッチ15は、ホスト電圧Vhostの印加端とコンデンサC1の一端との間の経路の導通/遮断を切替えるスイッチである。
【0024】
電源IC1は、減電圧検出回路2と、ロジック部3と、ハイサイド駆動回路4と、ローサイド駆動回路5と、電流検出回路6と、LDOレギュレータ(リニアレギュレータ)7と、ハイサイドトランジスタQHと、ローサイドトランジスタQLと、を集積化して有している。また、電源IC1は、外部との電気的接続を確立するための外部端子として、端子T1〜T5を有している。
【0025】
減電圧検出回路2は、端子T2を介してホスト電圧Vhostの印加端に接続されるとともに、端子T1を介してアイソレーションスイッチ15のゲートに接続される。これにより、減電圧検出回路2は、端子T1を介してアイソレーションスイッチ15のゲートを駆動することで、アイソレーションスイッチ15のオンオフを制御する。また、減電圧検出回路2は、端子T2を介してホスト電圧Vhostの状態を監視できる。
【0026】
ロジック部3は、電源IC1を制御する制御部である。
【0027】
ハイサイドトランジスタQHは、nチャネルMOSトランジスタにより構成される。ハイサイドトランジスタQHのドレインは、端子T3を介して入力電圧Vinの印加端に接続される。入力電圧Vinは、例えば12Vである。ハイサイドトランジスタQHのソースは、ローサイドトランジスタQLのドレインに接続ノードN1にて接続される。ローサイドトランジスタQLのソースは、グランド電位の印加端に接続される。
【0028】
接続ノードN1は、端子T4を介してインダクタL1の一端に接続される。インダクタL1の他端は、コンデンサC1の一端に接続される。
【0029】
このような接続関係により、ハイサイドトランジスタQH、ローサイドトランジスタQL、インダクタL1、およびコンデンサC1により降圧DC/DCコンバータ10が構成される。
【0030】
ロジック部3は、ハイサイドトランジスタQHのゲートを制御するためのハイサイドゲート制御信号HGCTRをハイサイド駆動回路4に出力する。ハイサイド駆動回路4は、ハイサイドゲート制御信号HGCTRに基づいてハイサイドゲート信号HGを生成してハイサイドトランジスタQHのゲートに印加させる。
(【0031】以降は省略されています)

この特許をJ-PlatPatで参照する

関連特許

ローム株式会社
電源装置
ローム株式会社
光センサ
ローム株式会社
調光回路
ローム株式会社
電子装置
ローム株式会社
電源装置
ローム株式会社
電子部品
ローム株式会社
電子装置
ローム株式会社
電源回路
ローム株式会社
電子部品
ローム株式会社
電子部品
ローム株式会社
駆動回路
ローム株式会社
電子装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
リニア電源
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
熱検知装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
半導体装置
ローム株式会社
受発光装置
ローム株式会社
半導体装置
ローム株式会社
チップ部品
続きを見る