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公開番号2021057484
公報種別公開特許公報(A)
公開日20210408
出願番号2019180406
出願日20190930
発明の名称半導体装置及びその製造方法
出願人エイブリック株式会社
代理人
主分類H01L 21/8234 20060101AFI20210312BHJP(基本的電気素子)
要約【課題】コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる半導体装置を提供する。
【解決手段】基板上の第1の面に設けられ、第1の金属シリサイド膜が上部に形成された第1の電極部を有する第1の半導体素子と、前記第1の面より高い位置の第2の面に設けられ、第2の金属シリサイド膜及び前記第2の金属シリサイド膜上の一部を覆う水素供給膜が上部に形成された第2の電極部を有する第2の半導体素子と、前記第1の半導体素子及び前記第2の半導体素子上に設けられた層間絶縁膜と、前記第1の電極上の前記層間絶縁膜を貫通し前記第1の金属シリサイド膜に接するように形成された第1のコンタクトホールと、前記第2の電極上の前記層間絶縁膜及び前記水素供給膜を貫通し前記第2の金属シリサイド膜に接するように形成された第2のコンタクトホールと、前記第1のコンタクトホール及び前記第2のコンタクトホールに埋め込まれた金属配線と、を有する半導体装置である。
【選択図】図1
特許請求の範囲【請求項1】
基板上の第1の面に設けられ、第1の金属シリサイド膜が上部に形成された第1の電極部を有する第1の半導体素子と、
前記第1の面より高い位置の第2の面に設けられ、第2の金属シリサイド膜及び前記第2の金属シリサイド膜上の一部を覆う水素供給膜が上部に形成された第2の電極部を有する第2の半導体素子と、
前記第1の半導体素子及び前記第2の半導体素子上に設けられた層間絶縁膜と、
前記第1の電極上の前記層間絶縁膜を貫通し前記第1の金属シリサイド膜に接するように形成された第1のコンタクトホールと、
前記第2の電極上の前記層間絶縁膜及び前記水素供給膜を貫通し前記第2の金属シリサイド膜に接するように形成された第2のコンタクトホールと、
前記第1のコンタクトホール及び前記第2のコンタクトホールに埋め込まれた金属配線と、
を有することを特徴とする半導体装置。
続きを表示(約 680 文字)【請求項2】
前記第2の半導体素子の上方の近傍に設けられている金属膜を更に有する請求項1に記載の半導体装置。
【請求項3】
前記第2の半導体素子は、低濃度不純物領域及び高濃度不純物領域を有する多結晶シリコン膜で形成されている抵抗素子であり、
前記水素供給膜は、前記低濃度不純物領域から離間した位置に配されている請求項1又は2に記載の半導体装置。
【請求項4】
前記低濃度不純物領域上に水素遮断膜を更に有する請求項3に記載の半導体装置。
【請求項5】
本発明の半導体装置の製造方法は、基板上の第1の面において、上部に第1の金属シリサイド膜が形成された第1の電極部を有する第1の半導体素子を形成する第1の半導体素子形成工程と、第1の面より高い位置の第2の面において、上部に第2の金属シリサイド膜及び第2の金属シリサイド膜上の一部を覆う水素供給膜が形成された第2の電極部を有する第2の半導体素子を形成する第2の半導体素子形成工程と、第1の半導体素子及び第2の半導体素子上に層間絶縁膜を形成する層間絶縁膜形成工程と、第1の電極上の層間絶縁膜を貫通し第1の金属シリサイド膜に接するように第1のコンタクトホールを形成する第1のコンタクトホール形成工程と、第2の電極上の層間絶縁膜及び水素供給膜を貫通し第2の金属シリサイド膜に接するように第2のコンタクトホールを形成する第2のコンタクトホール形成工程と、第1のコンタクトホール及び第2のコンタクトホールに金属配線を埋め込む金属配線埋め込み工程と、を含む。

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
続きを表示(約 7,500 文字)【背景技術】
【0002】
シリコンなどの半導体基板上に微細な素子が形成される半導体装置においては、MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)やMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)などの半導体素子とともに、抵抗やヒューズなどの半導体素子が形成されるものがある。
【0003】
例えば、MISFETと抵抗素子とを同一の半導体基板に形成するために、各素子を電気的に分離させる目的で、半導体基板上面を部分的に酸化させて膜厚を厚くさせた酸化膜(LOCOS:LOCal Oxidation of Silicon)が形成されている半導体装置について考える。この半導体装置において、MISFETが膜厚の薄い部分(アクティブ領域)に形成され、抵抗素子が膜厚の厚い部分(フィールド領域)に形成された場合、各素子の上面を覆うように形成された絶縁層の上面からコンタクトホールをそれぞれ形成しようとすると、抵抗素子のコンタクトホールが浅くなる一方、MISFETのコンタクトホールが深くなる。深さが異なるコンタクトホールを同じエッチング処理により一括で形成しようとすると、コンタクトホールが浅い抵抗素子がオーバーエッチングされて貫通してしまう。このため、コンタクトホールに充填される金属部材との接触面積が小さくなり、導通不良により品質が低下する場合がある。
このような場合において、エッチングストッパ用絶縁膜としてシリコン窒化膜を用いる技術が知られている(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0004】
特開2004−165236号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
前記課題を解決するための手段としての本発明の半導体装置は、
基板上の第1の面に設けられ、第1の金属シリサイド膜が上部に形成された第1の電極部を有する第1の半導体素子と、
前記第1の面より高い位置の第2の面に設けられ、第2の金属シリサイド膜及び前記第2の金属シリサイド膜上の一部を覆う水素供給膜が上部に形成された第2の電極部を有する第2の半導体素子と、
前記第1の半導体素子及び前記第2の半導体素子上に設けられた層間絶縁膜と、
前記第1の電極上の前記層間絶縁膜を貫通し前記第1の金属シリサイド膜に接するように形成された第1のコンタクトホールと、
前記第2の電極上の前記層間絶縁膜及び前記水素供給膜を貫通し前記第2の金属シリサイド膜に接するように形成された第2のコンタクトホールと、
前記第1のコンタクトホール及び前記第2のコンタクトホールに埋め込まれた金属配線と、
を有する。
【発明の効果】
【0007】
本発明によると、コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0008】
図1は、本発明の第1の実施形態における半導体装置の断面を示す模式図である。
図2Aは、本発明の第1の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。
図2Bは、本発明の第1の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。
図2Cは、本発明の第1の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。
図2Dは、本発明の第1の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。
図2Eは、本発明の第1の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。
図2Fは、本発明の第1の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。
図2Gは、本発明の第1の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。
図3は、本発明の第2の実施形態における半導体装置の断面を示す模式図である。
【発明を実施するための形態】
【0009】
本発明の半導体装置は、基板上の第1の面に設けられ、第1の金属シリサイド膜が上部に形成された第1の電極部を有する第1の半導体素子と、第1の面より高い位置の第2の面に設けられ、第2の金属シリサイド膜及び第2の金属シリサイド膜上の一部を覆う水素供給膜が上部に形成された第2の電極部を有する第2の半導体素子と、第1の半導体素子及び第2の半導体素子上に設けられた層間絶縁膜と、第1の電極上の層間絶縁膜を貫通し第1の金属シリサイド膜に接するように形成された第1のコンタクトホールと、第2の電極上の層間絶縁膜及び水素供給膜を貫通し第2の金属シリサイド膜に接するように形成された第2のコンタクトホールと、第1のコンタクトホール及び第2のコンタクトホールに埋め込まれた金属配線と、を有する。
本発明の半導体装置は、以下の知見に基づくものである。
【0010】
本発明の半導体装置のように、第1の半導体素子が設けられている第1の面と、第2の半導体素子が設けられている第2の面とは高さが異なり、第1のコンタクトホールよりも第2のコンタクトホールのほうが浅くなる場合がある。このような場合においては、特許文献1に記載の技術と同様に、本発明の半導体装置では、深さが異なるコンタクトホールを同じエッチング処理により一括で形成しても、第2の電極上に存在する水素供給膜がエッチングストッパとして機能するため、第2の半導体素子がオーバーエッチングされて貫通することなく第2のコンタクトホールを形成することができる。
【0011】
しかしながら、特許文献1に記載の技術では、コンタクトホールによる金属配線と半導体素子の電極部との接合箇所において、金属配線をシリコンからなる電極部と直接接触させると抵抗値が高くなる場合がある。また、特許文献1には、エッチングストッパとしてのシリコン窒化膜(水素供給膜)を減圧CVDで形成することが記載されているが、減圧CVDでは700℃程度の高温にする必要があるため、金属膜上や合金膜上にシリコン窒化膜を形成できない場合がある。また、減圧CVDにより形成されたシリコン窒化膜は、結晶性が良いため、外部からの透過性が少なく水素処理が必要であることから、工程が増えてしまうという問題があった。
【0012】
そこで、金属配線と電極部との接合箇所の抵抗値を低減するために、本発明の半導体装置は、電極部の上部に低抵抗の金属シリサイド膜が形成されている。また、コンタクトホールの下面が金属シリサイド膜内に位置するように形成すると、コンタクトホールに埋め込まれた金属配線の下面(底面)が低抵抗の金属シリサイド膜内で接するため、金属配線と電極部との接合箇所の抵抗値を更に低減することができる。
さらに、本発明の半導体装置における水素供給膜は、第2の半導体素子全体を覆うものでなく、エッチングストッパとして第2の金属シリサイド膜上の一部のみを覆うものとして体積や面積を小さくしている。これにより、本発明の半導体装置は、水素供給膜から経時的に放出される水素の量を低減でき、水素による不具合の発生を抑制することができる。加えて、この水素供給膜は、体積や面積が小さいため、残留応力による不具合の発生を抑制することもできる。
このように、本発明の半導体装置は、コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる。
【0013】
本発明の半導体装置の一例としては、第2の半導体素子の上方の近傍に設けられている金属膜を更に有することが好ましい。
この好ましい態様では、例えば、水素や水分を通しにくい金属膜が第2の半導体素子の上方の近傍に設けられていることにより、水素や水分による不具合の発生を抑制することができる。
【0014】
本発明の半導体装置の他の一例としては、第2の半導体素子は、低濃度不純物領域及び高濃度不純物領域を有する多結晶シリコン膜で形成されている抵抗素子であり、水素供給膜は、低濃度不純物領域から離間した位置に配されていることが好ましい。
この好ましい態様では、抵抗素子の抵抗体としての低濃度不純物領域と、水素供給膜とが離間した位置に配されていることにより、水素供給膜から放出される水素の影響を抵抗体が受けにくくなるため、経時的な抵抗値の変化を低減できる。
【0015】
本発明の半導体装置の他の一例としては、低濃度不純物領域上に水素遮断膜を更に有することが好ましい。
この好ましい態様では、抵抗素子の抵抗体である低濃度不純物領域の上に、水素を遮断できる水素遮断膜を設けることにより、水素の影響を抵抗体が受けにくくして、経時的な抵抗値の変化を低減できる。
【0016】
本発明の半導体装置の製造方法は、基板上の第1の面において、上部に第1の金属シリサイド膜が形成された第1の電極部を有する第1の半導体素子を形成する第1の半導体素子形成工程と、第1の面より高い位置の第2の面において、上部に第2の金属シリサイド膜及び第2の金属シリサイド膜上の一部を覆う水素供給膜が形成された第2の電極部を有する第2の半導体素子を形成する第2の半導体素子形成工程と、第1の半導体素子及び第2の半導体素子上に層間絶縁膜を形成する層間絶縁膜形成工程と、第1の電極上の層間絶縁膜を貫通し第1の金属シリサイド膜に接するように第1のコンタクトホールを形成する第1のコンタクトホール形成工程と、第2の電極上の層間絶縁膜及び水素供給膜を貫通し第2の金属シリサイド膜に接するように第2のコンタクトホールを形成する第2のコンタクトホール形成工程と、第1のコンタクトホール及び第2のコンタクトホールに金属配線を埋め込む金属配線埋め込み工程と、を含む。
【0017】
本発明の半導体装置の製造方法は、上述の半導体装置を製造する方法であることから、コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる半導体装置を製造することができる。
【0018】
次に、本発明の半導体装置の実施形態について、図面を参照しながら説明する。
なお、下記において、複数の膜やこれらを構造的に組み合わせて得られる半導体素子の数、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数、位置、形状、構造、大きさなどにすることができる。
また、図面は模式的なものであり、膜厚と平面寸法との関係、各膜厚の比率などは図面で示したとおりではないことに留意すべきである。
【0019】
[第1の実施形態]
(半導体装置)
図1は、第1の実施形態における本発明の半導体装置の断面を示す模式図である。
図1に示すように、本実施形態の半導体装置100は、基板1と、分離用酸化膜2と、ゲート酸化膜3と、ソース・ドレイン領域4と、ゲート電極5と、多結晶シリコン膜6と、シリコン窒化膜7と、シリサイドブロック膜8と、燐及びホウ素を添加したシリコン酸化膜(以下、「BPSG膜」と称する)9と、第1のコンタクトホール10と、第2のコンタクトホール11と、金属配線12と、パッシベーション膜13と、を有する。これらを構造的に組み合わせることにより、半導体装置100には、絶縁ゲート電界効果型トランジスタであるMISFET110、及び抵抗素子120が設けられている。
【0020】
基板1は、ウエハ状のP型シリコン半導体基板である。
なお、本実施形態では、基板1としてウエハ状のP型シリコン半導体基板としたが、これに限ることなく、基板1の形状、構造、大きさ及び材質は、目的に応じて適宜選択することができる。
ここで、基板1において、半導体製造プロセスを用いて他の膜や層が積層される側の面を「上面」と称し、上面に対向する側の面を「下面」と称する。
【0021】
分離用酸化膜2は、基板1上に形成されているLOCOS(LOCal Oxidation of Silicon)である。分離用酸化膜2には、抵抗素子120が設けられている。
ここでは、MISFET110が設けられている面(アクティブ領域)を「第1の面S1」と称する。また、抵抗素子120が設けられている面、すなわち分離用酸化膜2の膜厚が厚い面(フィールド領域)を「第2の面S2」と称する。
なお、分離用酸化膜2の変化前後の厚みとしては、特に制限はなく、目的に応じて適宜選択することができる。
【0022】
第1の半導体素子としてのMISFET110は、第1の面S1に設けられ、ゲート酸化膜3と、ソース・ドレイン領域4と、ゲート電極5と、を有する。これらのうち、ソース・ドレイン領域4及びゲート電極5は、第1の電極部に該当する。
【0023】
ゲート酸化膜3は、シリコン酸化膜で形成されている。
なお、ゲート酸化膜3の形状、構造、大きさ、及び材質は、目的に応じて適宜選択することができるが、サリサイドブロックが形成された構造が好ましい
【0024】
ソース・ドレイン領域4は、不純物の注入により形成されている。また、ソース・ドレイン領域4には、第1の金属シリサイド膜としての、コバルト又はチタン等の合金膜4aが上部に形成されている。
なお、ソース・ドレイン領域4の形状、構造、大きさ、並びに、不純物の種類及び濃度は、目的に応じて適宜選択することができる。
また、本実施形態では、第1及び第2の金属シリサイド膜をコバルト又はチタン等の合金膜としたが、これに限ることなく、目的に応じて適宜選択することができ、例えば、モリブデン、コバルト、チタン、ニッケルなどの合金が挙げられる。合金としては、例えば、WSi、CoSi、TiSi、NiSiなどが挙げられる。
【0025】
ゲート電極5は、多結晶シリコン膜で形成され、不純物が注入されている。また、ゲート電極5には、第1の金属シリサイド膜としての、コバルト又はチタン等の合金膜5aが上部に形成されている。
なお、ゲート電極5の形状、構造、大きさ、材質、並びに、不純物の種類及び濃度は、目的に応じて適宜選択することができる。
【0026】
MISFET110の上面には、層間絶縁膜としてのBPSG膜9が形成されている。このBPSG膜9には、シリコン窒化膜7まで貫通するように第1のコンタクトホール10がそれぞれ設けられている。第1のコンタクトホール10に金属配線12(タングステン)が埋め込まれていることで、ソース・ドレイン領域4及びゲート電極5の導通経路が形成されている。
なお、本実施形態では、層間絶縁膜をBPSG膜9としたが、これに限ることはない。
【0027】
ソース・ドレイン領域4及びゲート電極5には、第1のコンタクトホール10の下面が合金膜4a内及び合金膜5a内に位置するようにそれぞれ形成されている。このため、第1のコンタクトホール10に埋め込まれた金属配線12の下面が低抵抗の合金膜4a内及び合金膜5a内でそれぞれ接することから、金属配線12とMISFET110の第1の電極部との接合箇所の抵抗値を低減することができる。
【0028】
第2の半導体素子としての抵抗素子120は、第1の面S1より高い位置の第2の面S2に設けられ、多結晶シリコン膜6で形成されている。多結晶シリコン膜6は、低濃度不純物領域6aと、その両端に第2の電極部としての高濃度不純物領域6bと、を有する。
なお、本実施形態では、抵抗素子120を多結晶シリコン膜6で形成したが、これに限ることはなく、例えば、CrSiO、CrSiN、TiNなどとしてもよい。
【0029】
抵抗体としての低濃度不純物領域6aは、不純物濃度及びサイズにより所望の抵抗値に調整される。
電極としての高濃度不純物領域6bには、高濃度不純物領域6bよりも低抵抗であり、第2の金属シリサイド膜としてのコバルト又はチタン等の合金膜6cが上面に形成されている。
【0030】
水素供給膜としてのシリコン窒化膜7は、この合金膜6c上の一部を覆うように形成されている。このシリコン窒化膜7は、抵抗素子120全体を覆うものでなく、合金膜6c上の一部のみを覆うものであることから、残留応力が隣接する膜の残留応力と大きく異なっていても、その体積や面積が小さいため、残留応力による不具合の発生を抑制することができる。また、シリコン窒化膜7がプラズマにより形成され、水素を包含しやすいものである場合には、シリコン窒化膜7は、合金膜6c上の一部を覆うだけで体積が小さいため、シリコン窒化膜7から経時的に放出される水素の量を低減でき、水素による不具合の発生を抑制することができる。
(【0031】以降は省略されています)

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