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公開番号2021047743
公報種別公開特許公報(A)
公開日20210325
出願番号2019170913
出願日20190919
発明の名称電子機器
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人
主分類G06F 3/06 20060101AFI20210226BHJP(計算;計数)
要約【課題】旧規格システム、Power Disable機能に対応した新規格システム及び独自仕様を有する新旧規格システム互換性を有する電子機器を提供する。
【解決手段】電子機器100は、第1信号が供給される第1端子と、第2端子と、電源端子を有するインターフェース40と、複数の抵抗と、ヒューズとを有し、第1信号をヒューズの導通状態に応じた異なる電圧レベルに変換して出力する第1分圧部2と、電圧レベルが変換された第1信号にもとづいて、オンまたはオフする第1トランジスタ35と、第1トランジスタがオンしているときにオフし、第1トランジスタがオフしているときに、第2信号にもとづいてオンまたはオフに制御される第2トランジスタ36と、第2トランジスタの導通状態に応じて一端と他端が接続または切断され、一端から他端へ電源電圧を供給する導通制御素子(電子ヒューズ37、38)と、電源回路と、を有する。
【選択図】図2
特許請求の範囲【請求項1】
外部機器に接続可能で、第1信号が供給される第1端子と、第2信号が供給される第2
端子と、電源電圧が供給される電源端子を有するインターフェースと、
前記第1端子と基準電位との間に電気的に直列に接続された複数の抵抗と、少なくとも
一端が複数の前記抵抗のいずれかの一端と接続されたヒューズとを有し、前記第1信号を
前記ヒューズの導通状態に応じた異なる電圧レベルに変換し、2つの前記抵抗の間のノー
ドから、電圧レベルが変換された前記第1信号を出力する第1分圧部と、
ゲートが前記ノードに接続され、ソース及びドレインの一方が基準電位と電気的に接続
され、電圧レベルが変換された前記第1信号にもとづいて、オンまたはオフする第1トラ
ンジスタと、
ソース及びドレインの一方が基準電位に電気的に接続され、ゲートが前記第2端子と、
前記第1トランジスタのソース及びドレインの他の一方とに電気的に接続され、前記第1
トランジスタがオンしているときにオフし、前記第1トランジスタがオフしているときに
、前記第2信号にもとづいてオンまたはオフに制御される第2トランジスタと、
一端と他端と制御端子を有し、前記一端が前記電源端子に電気的に接続され、前記制御
端子が前記第2トランジスタのソース及びドレインの他の一方に電気的に接続され、前記
第2トランジスタの導通状態に応じて前記一端と前記他端が接続または切断され、前記一
端から前記他端へ電源電圧を供給する導通制御素子と、
前記導通制御素子の前記他端と電気的に接続され、供給される前記電源電圧を用いて電
源を生成する電源回路と、を有する電子機器。
続きを表示(約 640 文字)【請求項2】
前記第1分圧部は、前記ヒューズを複数有し、
前記複数のヒューズのうち、少なくとも1つのヒューズの一端が前記第1端子と前記ノ
ードとの間に接続され、
前記複数のヒューズのうち、少なくとも別の1つのヒューズの一端が前記ノードと前記
基準電位との間に接続された、請求項1に記載の電子機器。
【請求項3】
前記第1分圧部は、前記ヒューズと直列に電気的に接続された抵抗をさらに有し、
前記ヒューズと前記抵抗との直列接続は、他の前記抵抗と並列に電気的に接続される、
請求項1または請求項2に記載の電子機器。
【請求項4】
前記第1分圧部は、前記ヒューズと少なくとも1つの前記抵抗とが並列に電気的に接続
される、請求項1または請求項2に記載の電子機器。
【請求項5】
前記ヒューズは、システムオンチップ上に設けられたプログラム可能なヒューズであり
、書き込まれることで非導通となる、請求項1から請求項4のいずれか1項に記載の電子
機器。
【請求項6】
前記導通制御素子は、前記制御端子に入力される電圧によって接続状態が電気的に制御
される電子ヒューズである、請求項1から請求項5のいずれか1項に記載の電子機器。
【請求項7】
前記ヒューズは、前記抵抗のいずれかに並列に接続された、請求項1に記載の電子機器


発明の詳細な説明【技術分野】
【0001】
本発明の実施形態は、電子機器に関する。
続きを表示(約 7,000 文字)【背景技術】
【0002】
電子機器の一例として、PC等のホスト(外部機器)に接続されるハードディスクドラ
イブ(HDD)、ソリッドステートドライブ(SSD)等のストレージ装置がある。スト
レージ装置とPCとのインターフェースの一つにSAS(SerialAttached
SCSI (Small Computer System Interface))規格
がある。このようなインターフェースの規格は旧規格から新規格へアップグレードされる
場合、新旧の規格で互換性が一部失われ、新規格が旧規格でサポートされないことがある
。すなわち、新規格に対応するストレージ装置が旧規格に対応するホストで制御できない
場合が生じる。
【先行技術文献】
【特許文献】
【0003】
米国特許第9946329号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、旧規格システム、Power Disable機能
に対応した新規格システム、及び独自仕様を有する新旧規格でシステム互換性を有する電
子機器の提供を目的とする。
【課題を解決するための手段】
【0005】
上記課題を解決するために、実施形態の電子機器は、第1信号が供給される第1端子と
、第2端子と、電源端子を有するインターフェースと、複数の抵抗と、ヒューズとを有し
、第1信号を前記ヒューズの導通状態に応じた異なる電圧レベルに変換して出力する第1
分圧部と、電圧レベルが変換された第1信号にもとづいて、オンまたはオフする第1トラ
ンジスタと、前記第1トランジスタがオンしているときにオフし、前記第1トランジスタ
がオフしているときに、前記第2信号にもとづいてオンまたはオフに制御される第2トラ
ンジスタと、前記第2トランジスタの導通状態に応じて前記一端と前記他端が接続または
切断され、前記一端から前記他端へ電源電圧を供給する導通制御素子と、電源回路と、を
有する。
【図面の簡単な説明】
【0006】
図1Aは、SAS−2規格のインターフェースを示す。図1Bは、SAS−3規格のインターフェースを示す。図1Cは、SAS−3規格でP3端子に割り当てられるPower Disable機能の一実装例を示すブロック図である。
第1の実施形態に係るSAS−2規格のホストに接続可能な電子機器のPower Disable回路の実装例を示すブロック図である。
比較例に係るSAS−2規格のホストに接続可能な電子機器のPower Disable回路の実装例を示すブロック図である。
第2の実施形態に係るSAS−2規格のホストに接続可能な電子機器のPower Disable回路の実装例を示すブロック図である。
【発明を実施するための形態】
【0007】
(第1の実施形態)
本明細書において、電気的に接続されるとは、2つ以上の要素が直接的に、あるいは配
線や要素を介して間接的につながっており、一方の要素の電気的な状態が他方の要素の電
気的な状態に影響を及ぼす関係であることを指す。
【0008】
本実施例による電子機器100はストレージ装置であり、ホストとのインターフェース
がSASインターフェースである場合について以下、説明するが、本発明はストレージ装
置のインターフェースに限らず、ホストとの間のインターフェースで電圧制御が必要な電
子機器全般に適用可能である。
【0009】
先ず、SAS規格について説明する。SAS−2/SAS−3規格におけるパワーセグ
メントのP1、P2、P3端子の使用の違いを表1に示す。
【0010】
【0011】
図1Aは、SAS−2規格のインターフェースの一例である。図1AのSASインター
フェースのH側の端子はホストにそれぞれ接続され、D側の端子は電子機器(以下、単に
デバイスと称することもある)にそれぞれ接続される。SAS−2規格では、通常、ホス
トとデバイスが接続される際、デバイス側でP1、P2、P3端子が共通とされ、3.3
V(または0V)の電源電圧が入力される。ただし、SAS−2規格のシステムであって
も、2.5inch/3.5inchのHDDでは3.3V電源入力を必要とすることは
まれであり、2.5inch/3.5inchのHDDを対象としたシステムではP1、
P2、P3端子をベンダ独自仕様で使用している場合もある。
【0012】
図1Bは、SAS−3規格のインターフェースの一例である。SAS−3規格では、デ
バイス側でP1、P2端子は共通に接続されるが、P3端子は独立しており、Power
Disable端子(以下、PD端子)として使用する事ができる。また、ホストのイ
ニシエータはP1、P2端子にベンダ独自の仕様を割り当てることが可能であり、P3端
子にはPower Disable信号(以下、PD信号)、あるいはベンダ独自の仕様
を割り当てることが可能となっている。P1端子、P2端子、P3端子に入力される電圧
は、P1電圧、P2電圧、P3電圧と表現する。
【0013】
SAS−3の規格には、SAS−2規格でサポートされなかったP3端子をデバイスの
電源制御信号として用いるPower Disable機能(以下、PD機能)が追加さ
れた。この機能は、ホストのイニシエータからP3端子に送られたPD信号に基づいて、
デバイスが電源入力をオン/オフする機能である。これによれば、デバイスのソフトウェ
アに起因する問題が発生した時に、ホストがデバイスの電源をオン/オフ制御することに
より強制的にデバイスを初期化し、前記問題からの復旧を試みることができる。
【0014】
次に、PD機能を有するSAS−3規格のP3端子の電圧仕様を表2に示す。
【0015】
【0016】
これ以降、PD信号(P3電圧)の電圧が、0.7V未満である状態をLowと表し、
2.1V以上である状態をHighと表して説明する。表2から、下記のことが分かる。
PD信号(P3電圧)がLow(0.7V未満)であれば、デバイスの電源がオンされる
。PD信号(P3電圧)がHigh(2.1V以上)であれば、デバイスの電源がオンさ
れる。一方、PD信号(P3電圧)がLowにもHighにも当てはまらない(0.7V
以上、2.1V未満)場合は、デバイスの電源がオンされかオフされるか定まらず、電源
状態が非定義となる。
【0017】
図1Cは、SAS−3規格でP3端子に割り当てられるPower Disable機
能の一実装例を示すブロック図である。ホストから供給された+12Vと+5Vの電源電
圧は、電子ヒューズ(以降、EFUSEと表記する)37、38を介してデバイスの電源
回路に供給される。PD信号(P3電圧)がHigh(2.1V以上)の場合、EFUS
E37、38は切断し、電源回路に+12Vと+5Vの電源電圧は供給されない。P3端
子がLow(0.7V以下)の場合、EFUSE37、38は接続し、電源回路に+12
Vと+5Vの電源電圧が供給される。この実装例では、旧来のSAS−2規格通りにP3
端子に3.3Vを供給しているシステムでは、P3端子に割り当てられたPD信号がHi
ghとなるので、SAS−3規格のデバイスに電源が供給されず、起動できない。
【0018】
このように、SAS−3規格ではP3端子がLow(0.7V未満)でなければデバイ
スが起動できないので、SAS−3規格のデバイスは旧来のSAS−2規格を適用したシ
ステムとの互換性がなくなっている。そのため、デバイスは、SAS−2規格、SAS−
3規格いずれに対応可能な製品とするかに応じ、規格毎にそれぞれ別個に設計・製造・販
売する必要があった。SAS−2規格に準拠したシステムと互換性を有するSAS−3規
格のデバイスであれば、規格毎に設計・製造・販売する必要がないため全体コストを集約
でき、低コスト化を図ることができる。
【0019】
SAS−3規格のデバイスは、例えば、SAS−2規格に準拠したシステムにおいて、
P1/P2端子の電圧をもとにFieldEffect Transistor(以下、
FET)を動作させて、PD機能を無効にして、P3端子の入力に関係なく、SAS−2
規格のホストから電源供給を受けることが可能となる。しかし、デバイスが独自仕様のS
AS−2規格ホストまたはSAS−3規格ホストに接続された場合、P1/P2端子にベ
ンダ独自仕様の電圧(ベンダ設定電圧)が入力されることで、FETのオン/オフ動作が
不定となることがある。この場合、当該デバイスは、独自仕様のSAS−2規格に準拠し
たシステムにおいて、PD機能を無効化できず、起動できない可能性がある。また、当該
デバイスは、SAS−3規格に準拠したシステムにおいて、PD機能を使用できない可能
性がある。
【0020】
図2は、第1の実施形態に係るSAS−2規格のホストに接続可能な電子機器100の
Power Disable回路(以下、PD回路)1の実装例を示すブロック図である
。第1の実施形態のPD回路1は、SAS−2規格に準拠したシステムにおいて、P1/
P2端子の電圧をもとにPD機能を無効化して+12Vと+5Vの電源電圧の供給を受け
ることができる。さらに、PD回路1は、P1/P2端子からFETへされる電圧レベル
を、複数の抵抗による抵抗分割とOne Time Programable Fuse
(以下、OTPF)とによって調整することで、FETの動作が不定となることを回避で
きる。
【0021】
なお、電圧とは各ノードに現れる電位のことであるが、本明細書では、説明の便宜上、
GND電位を基準とする各ノードの電位の意味で、電圧と表現する。
【0022】
図2では、ホストと電子機器100との間のSAS−3規格のインターフェース40は
、+12V、+5Vの電源端子と、P1、P2、P3端子と、信号端子SIGを含む(各
電源端子、信号端子は単数で示すが、実際は複数)ことを例示的に示す。これらの端子以
外にも、接地端子等を有する。ホストから供給された+12Vと+5Vの電源電圧各々は
、後述するEFUSE37、38を介して電源回路41に供給される。電源回路41はD
C/DCコンバータ等を含み、+12V、+5Vから所定の動作電圧を生成し、コントロ
ーラ42をはじめとする電子機器100の各回路へ動作電圧を供給する。コントローラ4
2はハードディスク、フラッシュメモリ等の記憶媒体43へのデータの書き込み、記憶媒
体43からのデータの読み出しを制御する。ホストからの制御信号やリード/ライト等の
コマンド等はSASインターフェースの信号端子SIGを介してコントローラ42に供給
される。P1端子はP2端子に接続される。
【0023】
P1/P2端子及びP3端子と電源回路41との間には、EFUSE37、38、第1
分圧部2、第2分圧部3、第1FET35、及び第2FET36によって構成されたPD
回路1が設けられる。PD回路1は、供給されたP1/P2電圧をもとに、PD機能を有
効化または無効化する。PD回路1は、PD機能が有効のとき、P3端子を介してホスト
から供給されたPD信号に基づいて、電子機器100への電源供給を制御する。
【0024】
第1分圧部2は抵抗R1、抵抗R2、抵抗R3、抵抗R4、抵抗R5、抵抗R6、コン
デンサ21、第1OTPF31、及び第2OTPF32を有する。第1分圧部2は、P1
/P2電圧を、各OTPFの書き込み状態に応じた抵抗分割によって、異なる電圧レベル
に変換する。電圧レベルが変換されたP1/P2電圧は、第1FET35のゲートに入力
される。
【0025】
第1OTPF31及び第2OTPF32は、One Time Programabl
e Fuseである。OTPFは、両端部を有する。OTPFの一端ともう一端との間は
、通常時に接続状態であり、1度プログラムされる(書き込まれる)と切断状態になり、
接続状態には戻らない。OTPFは、システムオンチップ(SoC)30上に設けられ、
例えば、電子機器100が有するファームウェアによってプログラムされることができる

【0026】
抵抗R1、抵抗R2、抵抗R3、及び抵抗R4は、P1/P2(共通)端子と基準電位
GNDとの間に順に、直列に電気的に接続される。抵抗R5は、第1OTPF31と直列
に電気的に接続され、これらは抵抗R2と並列に電気的に接続される。抵抗R6は、第2
OTPF32と直列に電気的に接続され、これらは抵抗R3と並列に電気的に接続される
。抵抗R2と抵抗R3との間のノードは、第1FET35のゲートに電気的に接続される
。コンデンサ21は、一端が抵抗R2と抵抗R3との間のノードに電気的に接続され、他
端が基準電位GNDに電気的に接続される。
【0027】
第2分圧部3は、抵抗R7、抵抗R8、抵抗R9、コンデンサ22、及びコンデンサ2
3を有する。第2分圧部3は、P3電圧(PD信号)を、抵抗分圧によって異なる電圧レ
ベルに変換し、第2FET36のゲートに出力する。抵抗R7及び抵抗R8は、P3端子
と基準電位GNDとの間に順に、直列に電気的に接続される。抵抗R9は、一端が抵抗R
7及び第8抵抗間18のノードに電気的に接続され、他端が第2FET36のゲートに電
気的に接続される。コンデンサ22は、一端が抵抗R7及び第8抵抗間18のノードに電
気的に接続され、他端が基準電位GNDに電気的に接続される。コンデンサ33は、一端
が抵抗R9及び第2FET36のゲートの間のノードに電気的に接続され、基準電位GN
Dに電気的に接続される。
【0028】
なお、コンデンサ21、22、23は、電気的に接続された抵抗とローパスフィルタを
構成する。
【0029】
第1FET35及び第2FET36は、例えばP型MOSFETである。第1FET3
5及び第2FET36は、ゲートにVon以上の電圧が入力されれば、ソース−ドレイン
間が導通する。第1FET35及び第2FET36は、ゲート間にVoff以下の電圧が
入力されれば、ソース−ドレイン間が非導通となる。第1FET35及び第2FET36
は、ゲートにVon未満、VOff以上の電圧が入力されれば、ソース−ドレイン間が導
通状態は不定となり、導通することも非導通となることもある。P1/P2端子に通常の
SAS−2規格の電源(3.3Vまたは0V)が入力されているか否かを判断し、PD機
能を無効化する必要があるため、第1FET35及び第2FET36には、Von<3.
3Vかつ0<VoffであるMOSFETを使用する。
【0030】
第1FET35のソースは、基準電位GNDに電気的に接続される。第1FET35の
ドレインは、抵抗R7と抵抗R9との間のノードに電気的に接続される。
(【0031】以降は省略されています)

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