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公開番号2021044638
公報種別公開特許公報(A)
公開日20210318
出願番号2019163991
出願日20190909
発明の名称電子回路
出願人株式会社東芝
代理人個人,個人,個人,個人,個人,個人
主分類H03M 1/12 20060101AFI20210219BHJP(基本電子回路)
要約【課題】回路規模とコストを抑えつつ、急峻な変化を含む信号波形のアナログデジタル変換を行う電子回路を提供する。
【解決手段】本発明の実施形態としての電子回路は、第1端子から供給される第1パルス信号を順次遅延させる、複数の直列接続された第1遅延素子と、複数の前記第1遅延素子から供給される、遅延された複数の前記第1パルス信号に応じて、入力端子から供給される入力信号の電圧を保持する複数の第1保持回路と、複数の前記第1保持回路とそれぞれ接続され、前記第1パルス信号とはパルス幅が異なる複数の第2パルス信号が供給され、複数の前記第2パルス信号に応じて順次切り替わる複数の第1スイッチと、複数の前記第1スイッチと接続され、複数の前記第1保持回路に保持された電圧を、複数の前記第1スイッチの切り替えタイミングに応じて量子化して出力する量子化回路とを備える。
【選択図】図1
特許請求の範囲【請求項1】
第1端子から供給される第1パルス信号を順次遅延させる、複数の直列接続された第1遅延素子と、
複数の前記第1遅延素子から供給される、遅延された前記第1パルス信号に応じて、入力端子から供給される入力信号の電圧を保持する複数の第1保持回路と、
複数の前記第1保持回路とそれぞれ接続され、前記第1パルス信号とはパルス幅が異なる第2パルス信号が供給され、前記第2パルス信号に応じて順次切り替わる複数の第1スイッチと、
複数の前記第1スイッチと接続され、複数の前記第1保持回路に保持された電圧を、複数の前記第1スイッチの切り替えに応じて量子化して出力する量子化回路とを備える、
電子回路。
続きを表示(約 2,400 文字)【請求項2】
前記第1パルス信号および前記第2パルス信号は、それぞれ立ち上がる時刻が異なる、
請求項1に記載の電子回路。
【請求項3】
前記第2パルス信号のパルス幅は、前記第1パルス信号のパルス幅よりも大きい、
請求項1または2に記載の電子回路。
【請求項4】
前記第1遅延素子は、可変遅延素子であり、
前記可変遅延素子の遅延量を決定する第1制御回路をさらに備える、
請求項1ないし3のいずれか一項に記載の電子回路。
【請求項5】
前記量子化回路は、クロック信号に同期して、前記第2パルス信号を生成し、複数の前記第1スイッチに供給するシフトレジスタと、
複数の前記第1スイッチに接続されたアナログデジタル変換器と、を含む、
請求項1ないし4のいずれか一項に記載の電子回路。
【請求項6】
前記量子化回路は、クロック信号に同期して、前記第2パルス信号を生成し、複数の前記第1スイッチに供給するシフトレジスタと、
複数の前記第1スイッチに接続され、前記第1保持回路に保持された電圧を比較する複数の第1比較器と、
複数の前記第1比較器の比較結果に基づき、量子化された前記電圧をデジタル化して出力する変換回路とを含む、
請求項1ないし4のいずれか一項に記載の電子回路。
【請求項7】
前記量子化回路は、前記第1比較器に対応して設けられ、前記第1保持回路に保持された電圧および参照電位を増幅し、前記第1比較器に供給する複数の第1増幅器をさらに含む、
請求項6に記載の電子回路。
【請求項8】
前記第2パルス信号を順次遅延させる、複数の直列に接続された第2遅延素子と、
複数の前記第1スイッチに接続され、前記第1保持回路に保持された電圧を比較する複数の第1比較器とを備え、
複数の前記第1スイッチは、複数の前記第2遅延素子から供給される、遅延された前記第2パルス信号に応じて順次切り替わり、
前記量子化回路は、複数の前記第1比較器の比較結果に基づき、量子化された前記電圧をデジタル化して出力する変換回路を含む、
請求項1ないし4のいずれか一項に記載の電子回路。
【請求項9】
前記入力信号を供給する半導体素子と、
前記半導体素子および前記シフトレジスタに接続され、前記半導体素子に供給する入力電圧を決定し、
前記入力電圧に基づいて、前記シフトレジスタが前記第2パルス信号を供給する時刻を決定する第2制御回路をさらに備える、
請求項5ないし7のいずれか一項に記載の電子回路。
【請求項10】
前記入力電圧におけるリンギングを検出する検出回路を備え、
前記第2制御回路は、さらに前記検出回路から送信された前記リンギングの検出に関する通知に基づき、前記シフトレジスタが前記第2パルス信号を供給する時刻を決定する、
請求項9に記載の電子回路。
【請求項11】
前記入力信号を供給する半導体素子と、
前記半導体素子および前記入力端子との間に接続された第1コンデンサと、
前記第1コンデンサとグラウンドとの間に接続された第2コンデンサと、
電源電位と前記入力端子との間に接続された第2スイッチと、
前記入力端子とグラウンドとの間に接続された第3スイッチとをさらに備える、
請求項1ないし8のいずれか一項に記載の電子回路。
【請求項12】
前記入力信号を供給する半導体素子と、
前記半導体素子の入力電圧を制御する信号発生器と、
前記入力信号および参照電位を比較する第2比較器と、
前記信号発生器および前記第2比較器に接続された第3制御回路とをさらに備え、
複数の前記第1遅延素子のうち、前記第1端子に接続された遅延素子は可変遅延素子であり、
前記第3制御回路は、前記信号発生器が前記入力電圧を変更したときから、前記第2比較器の出力電圧が変化するまでの時差に基づき、前記可変遅延素子の遅延量を決定する、
請求項1ないし8のいずれか一項に記載の電子回路。
【請求項13】
半導体素子と、
前記半導体素子およびグラウンドに接続された第1抵抗器と、
前記第1抵抗器と接続された第2抵抗器と、
前記第2抵抗器および参照電位に接続され、前記入力信号を供給する第2増幅器と、
前記第2抵抗器および前記第2増幅器の間にある第1ノードと、前記第2増幅器および前記入力端子の間にある第2ノードとを接続する第3抵抗器とをさらに備える、
請求項1ないし8のいずれか一項に記載の電子回路。
【請求項14】
前記量子化回路は、少なくとも1つの第1比較器を含んでおり、
前記第1比較器は、
入力側の端子と出力側の端子が互いに接続された第1インバータおよび第2インバータを含むラッチ回路と、
入力された電圧を比較した結果に応じた電流によって前記ラッチ回路の前記第1インバータおよび第2インバータを駆動する差動対と、
前記差動対の動作状態を決定する第3スイッチと、
前記第3スイッチと基準電位との間に接続された第4抵抗器とを備え、
前記差動対は、前記第3スイッチと前記ラッチ回路との間に接続されており、
前記ラッチ回路は、電源電位と、前記差動対との間に接続されている、
請求項1ないし5のいずれか一項に記載の電子回路。

発明の詳細な説明【技術分野】
【0001】
本発明の実施形態は、電子回路に関する。
続きを表示(約 9,700 文字)【背景技術】
【0002】
例えば、電力変換器、インバータなどの電力回路では、パワーデバイスの入力信号を制御するため、パワーデバイスの出力信号が計測される。計測されたアナログ信号は、デジタル信号に変換され、当該デジタル信号に基づいてパワーデバイスへの入力信号が制御される。
【0003】
しかし、パワーデバイスのスイッチング動作によっては、充分な性能を有するアナログデジタル変換器を用意することが難しい場合もある。
【先行技術文献】
【非特許文献】
【0004】
X. Jiang, et. al.,“A 1-GHz Signal Bandwidth 6-bit CMOS ADC With Power-Efficient Averaging” IEEE JSSC 2005
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の実施形態は、回路規模とコストを抑えつつ、急峻な変化を含む信号波形のアナログデジタル変換を行う電子回路を提供する。
【課題を解決するための手段】
【0006】
本発明の実施形態としての電子回路は、第1端子から供給される第1パルス信号を順次遅延させる、複数の直列接続された第1遅延素子と、複数の前記第1遅延素子から供給される、遅延された複数の前記第1パルス信号に応じて、入力端子から供給される入力信号の電圧を保持する複数の第1保持回路と、複数の前記第1保持回路とそれぞれ接続され、前記第1パルス信号とはパルス幅が異なる複数の第2パルス信号が供給され、複数の前記第2パルス信号に応じて順次切り替わる複数の第1スイッチと、複数の前記第1スイッチと接続され、複数の前記第1保持回路に保持された電圧を、複数の前記第1スイッチの切り替えタイミングに応じて量子化して出力する量子化回路とを備える。
【図面の簡単な説明】
【0007】
一実施形態による回路システムの例を示した図。
信号波形のサンプリング期間の例を示す図。
信号波形のサンプリング期間の例を示す図。
回路システムにおける信号波形の例を示したタイミングチャート。
一実施形態による電子回路の例を示した回路図。
電子回路における信号波形の例を示したタイミングチャート。
電子回路の第1の変形例を示した図。
電子回路の第2の変形例を示した図。
電子回路の第3の変形例を示した図。
電子回路の第4の変形例を示した図。
電子回路の第5の変形例を示した図。
電子回路の第6の変形例を示した図。
第6の変形例による電子回路の信号波形の例を示したタイミングチャート。
量子化処理の実行タイミングの例を示した図。
電子回路の第7の変形例を示した図。
電子回路の第8の変形例を示した図。
量子化処理の実行タイミングの例を示した図。
電子回路の第9の変形例を示した図。
電子回路の第10の変形例を示した図。
比較器の回路図。
比較器の回路図。
【発明を実施するための形態】
【0008】
以下、図面を参照しながら、本発明の実施形態について説明する。また、図面において同一の構成要素は、同じ番号を付し、説明は、適宜省略する。
【0009】
電力回路におけるパワーデバイスのスイッチング動作時に、急峻な変化を含む信号波形が出力されることがある。パワーデバイスの入力信号を制御するためには、急峻な変化を含む信号波形のアナログデジタル変換を行わなくてはならない。電力回路に限らず、情報処理、通信、計測、画像処理、音声処理などその他の分野で用いられる回路でも、急峻な変化を含む信号波形のアナログデジタル変換が必要となる場合がある。急峻な変化を含む信号波形に対応するため、アナログデジタル変換器のサンプリングレートを高くすることが考えられる。
【0010】
例えば、個々のアナログデジタル変換器を高速化させる技術の開発が進められている。ただし、アナログデジタル変換器の複数の回路ブロックに含まれるすべての素子を等しく高速化させることは容易ではない。さらに、複数のアナログデジタル変換器をインターリーブ方式で並列的に動作させ、個々のアナログデジタル変換器より高いサンプリングレートを得る方法が知られている。しかし、この方法を使うと、回路規模とコストの増大が避けられない。そこで、以下では、回路規模とコストを抑えつつ、急峻な変化を含む信号波形のアナログデジタル変換を実現する電子回路について説明する。
【0011】
図1は、一実施形態による回路システムの例を示している。図1の回路システム1は、信号生成回路10と、電力回路20と、電子回路100とを含んでいる。信号生成回路10は、電子回路100の端子V
SP
、V
TP
およびCLKに接続されている。また、電力回路20が端子V
IN
を介して電子回路100に接続されている。電子回路100は、端子V
IN
を介して入力された信号の一部期間における時間波形のアナログデジタル変換を行う。電子回路100によってデジタル化された信号は端子V
OUT
より出力される。信号生成回路10は、クロック生成器11と、分周器12と、ワンショット回路13と、ワンショット回路17とを含んでいる。クロック生成器11は、分周器12と、ワンショット回路13に接続されている。ワンショット回路13は、電子回路100の端子V
SP
に接続されている。また、分周器12は、ワンショット回路17と、電子回路100の端子CLKに接続されている。ワンショット回路17は、電子回路100の端子V
TP
に接続されている。なお、図1に示した信号生成回路10の構成は一例にしかすぎない。したがって、これとは異なる構成の回路を用いて、電子回路100の端子V
SP
、V
TP
およびCLKに入力する信号を生成してもよい。
【0012】
電力回路20は、トランジスタ21と、ダイオード22と、インダクタ23と、抵抗器r1と、抵抗器r2とを含んでいる。トランジスタ21は、例えば、nチャネルの電界効果トランジスタ(FET)である。電力回路20のトランジスタ21のドレイン端子と端子V
pin
との間には、インダクタ23が接続されている。また、電力回路20のトランジスタ21のドレイン端子と端子V
pout
との間には、ダイオード22が接続されている。端子V
pin
は、例えば、電力回路20の入力端子に相当する。ダイオード22のカソード端子と接続されている端子V
pout
は、電力回路20の出力端子に相当する。トランジスタ21のソース端子は、電力回路20のグラウンドv
ss
に接続されている。グラウンドv
ss
は、例えば、基板の基準電位、信号の基準電位、接地電位である。ただし、グラウンドとして使う電位については、特に問わない。なお、ここに示した電力回路20の構成は一例にしかすぎない。したがって、電力回路は、これとは異なる構成であってもよい。トランジスタ21のドレイン端子と、グラウンドv
ss
との間には、抵抗器r1と抵抗器r2が直列に接続されている。抵抗器r1と抵抗器r2との間の接続点には、電子回路100の端子V
IN
が接続されている。したがって、トランジスタ21のドレイン電圧は、抵抗器r1と抵抗器r2によって分圧され、端子V
IN
を介して電子回路100に入力される。端子V
IN
は、電子回路100の入力端子に相当する。
【0013】
電子回路100は、電力回路20の出力信号を計測対象となっている。ただし、電子回路の計測対象は、図1の例と異なっていてもよい。このため、電子回路は、電力回路以外の回路から出力される信号を計測対象とすることができる。例えば、電子回路は、情報処理、通信、計測、画像処理、音声処理などその他の用途の回路を計測対象としてもよい。電力回路20では、パワーデバイスとしてnチャネルの電界効果トランジスタ(FET)が使われている。FETの例としては、MOSFET、JFET、MESFETなどがある。ただし、電力回路では、pチャネルのFET、バイポーラトランジスタ、サイリスタ、IGBTなどその他のパワーデバイス(半導体素子)が使われていてもよい。なお、電子回路100の詳細については、後述する。
【0014】
図2および図3は、時間領域の信号波形がサンプリングされる期間の例を示している。図2および図3において、横軸はいずれも時刻を示している。また、図2および図3では、電圧信号の波形が示されているものとする。ただし、電子回路は、電流信号などその他の種類の信号を計測し、サンプリングしてもよい。図2および図3の上段には、端子V
IN
を介して電子回路100に入力される信号(入力信号とよぶ)の波形が示されている。また、図2および図3の下段には、信号生成回路の端子V
TR1
の電圧波形(トリガ信号とよぶ)が示されている。
【0015】
図2および図3において、P
samp
は、電子回路100によってサンプリングが行われる期間(サンプリング期間とよぶ)を示している。また、P
gr
は、サンプリング期間と、その次のサンプリング期間との間の期間(猶予期間とよぶ)を示している。図2に例示したサンプリング期間P
samp
は、入力信号のパルスの立ち上がり期間を含んでいる。また、図3に例示したサンプリング期間P
samp
は、入力信号のパルスの立ち下がり期間を含んでいる。図2および図3のサンプリング期間P
samp
は例にしかすぎない。したがって、これとは異なるタイミング/条件に基づきサンプリング期間P
samp
を設定してもよい。複数のタイミングにおいて、入力信号のサンプリングが行われる場合、サンプリング期間は一定の長さに設定されていてもよいし、異なる長さに設定されていてもよい。また、時間軸において、サンプリング期間が周期的に設定されていてもよい。また、時間軸上の任意のタイミングにサンプリング期間が設定されていてもよい。
【0016】
図2および図3におけるトリガ信号(端子V
TR1
の電圧)を参照すると、電圧信号のパルスの立ち下がりがサンプリング期間P
samp
の開始する直前のタイミングに到来していることがわかる。後述するように、トリガ信号のパルスが所定の条件を満たすと、電子回路100は、端子V
IN
から入力された信号のサンプリングを一定期間行う。例えば、トランジスタ21のゲート電圧がしきい値を超えるタイミングと、端子V
TR1
にパルスが供給されるタイミングが同期するよう、トリガ信号を生成することができる。このような同期を行うために、例えば、トランジスタ21の駆動回路にトリガ信号を生成させてもよい。ただし、これとは異なるタイミングでトリガ信号のパルスが生成されてもよい。また、トリガ信号を生成する回路については、特に問わない。
【0017】
図2および図3で例示したように、信号波形の全期間にわたってサンプリングを行わず、信号波形の一部期間(例えば、サンプリング期間P
samp
)をサンプリングしてもよい。例えば、信号波形のうち、急峻な変化を含む部分のみをサンプリングすることができる。サンプリングを行わない期間(猶予期間P
gr
)では、サンプリングした信号の量子化処理を実行することができる。このように、同一のクロックでサンプリング処理と、量子化処理とを実行せず、異なるクロックでサンプリング処理と量子化処理を実行することができる。すなわち、サンプリング処理と、量子化処理は、必ず同期していなくてもよい。例えば、電子回路100の前段部で信号波形の一部の期間をサンプリング(サンプリング処理)し、電子回路100の後段部でサンプリングされた信号を量子化(量子化処理)してもよい。例えば、f

>f

となるよう、電子回路100の前段部のクロック周波数f

と、電子回路100の後段部のクロック周波数f

を設定することができる。サンプリングされた信号については、順次量子化処理を開始することができる。したがって、信号のサンプリングが行われている期間P
samp
と、量子化処理が行われている期間の一部が重なっていてもよい。
【0018】
図4は、回路システム1における信号波形の例を示している。図4のタイミングチャートには、クロック生成器11が生成する信号(CLK_A)の電圧波形と、ワンショット回路13の端子V
TR1
におけるトリガ信号の電圧波形と、電子回路100の端子V
SP
における電圧波形と、電子回路100の端子V
TP
における電圧波形と、電子回路100の端子V
IN
における電圧波形とが示されている。
【0019】
信号CLKの電圧波形は、周期的なパルスを含んでいる。端子V
TR1
に、しきい値th1より長いパルスが供給されると、ワンショット回路13は、一定の期間(例えば、P
samp
)、クロック生成器11が生成した信号を供給する。ワンショット回路13が供給する信号は、端子V
SP
に供給される第1パルス信号に相当する。第1パルス信号は、電子回路100でサンプリングが行われるタイミングを制御する信号である。第1パルス信号のパルス(図4のV
SP
)は、電子回路100のV
IN
から入力された信号がサンプリングされるタイミングを指定する。第1パルス信号
【0020】
クロック生成器11が生成した信号は、分周器12に供給される。分周器12は、クロック生成器11から供給された信号CLK_Aの周波数を1/m倍(mは正の整数)にした信号(CLK_B)を生成する。信号CLK_Bは、ワンショット回路17および電子回路100の端子CLKに供給される。信号CLK_Bは、電子回路100の後段の量子化処理において、クロックとして使われる。信号生成回路10が用いられる場合、電子回路100の前段部のクロック周波数f

と、電子回路100の後段のクロック周波数f

は、f

=(1/m)f

の関係式を満たす。電子回路100で使用するアナログデジタル変換器30または、比較器の動作可能な周波数に応じて、mの値を決定することができる。
【0021】
ワンショット回路17は、端子V
TR2
にしきい値th2より長いパルスが供給されると、一定の期間(例えば、P
adc
)、分周器12から供給された信号を端子V
TP
に供給する。分周器12が供給する信号のうち、期間P
adc
の波形が端子V
TP
に供給される。端子V
TP
における電圧波形を参照すると、パルスの周期が信号CLK_Aのm倍となっている。端子V
TP
に供給される第2パルス信号は、電子回路100における量子化処理のタイミングを指定する。
【0022】
次に、電子回路100の構成について説明する。
【0023】
図5は、一実施形態による電子回路の例を示した回路図である。図5の電子回路100は、N個の遅延素子(遅延素子D0〜D(N−1))と、N個のサンプルホールド回路(サンプルホールド回路SH1〜SHN)と、N個のスイッチ(スイッチSW1〜SWN)と、シフトレジスタ34と、アナログデジタル変換器30とを備えている。ここでは、サンプルホールド回路の個数と、遅延素子の個数が等しい場合を例に説明する。ただし、サンプルホールド回路SH1の端子V
C1
に接続された遅延素子D0が省略されていてもよい。この場合、電子回路は少なくとも直列に接続されたN−1個の遅延素子を備えている。ここで、サンプルホールド回路は、保持回路の一例である。
【0024】
図5において、電子回路100の前段部は、遅延素子D0〜D(N−1)と、サンプルホールド回路SH1〜SHNとを含む。また、電子回路100の後段部は、スイッチSW1〜SWNと、量子化回路50を備えている。量子化回路50は、シフトレジスタ34と、アナログデジタル変換器30とを含む。
【0025】
また、図6は、電子回路100における信号波形の例を示したタイミングチャートである。図6には、端子V
IN
における信号(入力信号)の電圧波形と、端子V
SP
における第1パルス信号の電圧波形と、端子V
Cx
(x=1、2、・・・、N)における信号の電圧波形と、端子V
TP
における第2パルス信号の電圧波形と、スイッチSWxの制御端子V
SWx
(x=1、2、・・・、N)における信号の電圧波形と、端子CLKにおける信号の電圧波形とが示されている。図6において、横軸は時刻に対応している。図6に示したように、第1パルス信号および第2パルス信号は、それぞれ立ち上がる時刻が異なっていてもよい。また、図6に示したように、第2パルス信号のパルス幅は、第1パルス信号のパルス幅よりも大きくなっていてもよい。
【0026】
はじめに、電子回路100の前段部について説明する。サンプルホールド回路SHx(x=1、2、・・・、N)は、端子V
Cx
(論理端子とよぶ)、端子V
Ix
(アナログ端子とよぶ)と、端子soutxとを備えている。それぞれの論理端子V
Cx
は、いずれかの遅延素子に接続されている。アナログ端子V
Ix
は、端子V
IN
に接続されている。それぞれの論理端子V
Cx
には、異なる時間遅延を経た第1パルス信号が供給される。また、それぞれのアナログ端子V
Ix
には、いずれも端子V
IN
より信号が供給される。
【0027】
それぞれのサンプルホールド回路は、論理端子V
Cx
にパルスが到来するタイミングで、アナログ端子V
Ix
の電圧レベル(サンプリング電圧とよぶ)を保持する。例えば、サンプルホールド回路は、スイッチSWshがON(導通状態)であるとき、コンデンサCshに電荷をためることによってアナログ端子V
Ix
の電圧レベルを記憶することができる(サンプルモード)。そして、サンプルホールド回路は、論理端子V
Cx
にパルスが到来したタイミング(例えば、パルスの立ち下がりタイミング)で、スイッチSWshをOFFにする。これにより、サンプルホールド回路は、論理端子V
Cx
にパルスが到来する直前のタイミングにおける電圧レベルの信号を端子soutから供給することができる(ホールドモード)。サンプルホールド回路は、例えば、オペアンプのボルテージフォロワ回路を使って実装することができる。ただし、サンプルホールド回路の構成については、特に問わない。
【0028】
複数の直列接続された遅延素子Dx(x=0、1、2、・・・、N−1)は、端子V
SP
から供給される第1パルス信号を順次遅延させる。遅延素子D1は、サンプルホールド回路SH1の論理端子V
C1
と、サンプルホールド回路SH2の論理端子V
C2
との間に接続されている。遅延素子D2は、サンプルホールド回路SH2の論理端子V
C2
と、サンプルホールド回路SH3の論理端子V
C3
との間に接続されている。一般化すると、番号x=1、・・・、Nの遅延素子Dxは、サンプルホールド回路SHxの論理端子V
Cx
と、サンプルホールド回路SH(x+1)の論理端子V
C(x+1)
との間に接続されている。図5の電子回路100は、サンプルホールド回路SH1の論理端子V
C1
と端子V
SP
との間に接続された遅延素子D0を含め、N個の遅延素子を備えている。ただし、サンプルホールド回路SH1の論理端子V
C1
と端子V
SP
との間に接続された遅延素子D0を省略した電子回路を用いることを妨げるものではない。この場合、電子回路は、N−1個の遅延素子Dx(x=1、2、・・・、N−1)を備える。
【0029】
遅延素子Dx(x=0、1、・・・、N−1)のそれぞれは、通過した信号を遅延量Tshだけ遅らせる。番号xが2以上のサンプルホールド回路SHxの論理端子V
Cx
と、端子V
SP
との間には、x+1個の遅延素子が直列に接続されている。このため、図6の論理端子V
Cx
(x=1、2、・・・、N)における信号の電圧波形に示されているように、端子V
SP
から供給された信号は、通過する遅延素子の個数に応じて遅延する。例えば、第1パルス信号がn個の遅延素子を通過した場合、もとの信号と比べて少なくともn×Tshの時間遅れが発生する。
【0030】
以下では、端子V
SP
に第1パルス信号のパルスが到来したタイミングを時刻t=0と仮定して、それぞれのサンプルホールド回路がサンプリングを行うタイミングを説明する。まず、サンプルホールド回路SH1は、時刻t=Tshにおいて、入力信号のサンプリングを行う。次に、サンプルホールド回路SH2は、時刻t=2×Tshにおいて、入力信号のサンプリングを行う。そして、サンプルホールド回路SH3は、時刻t=3×Tshにおいて、入力信号のサンプリングを行う。一般化すると、サンプルホールド回路SHxは、時刻t=x×Tshにおいて、入力信号のサンプリングを行う。
(【0031】以降は省略されています)

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回転電機
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電源装置
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電子回路
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電子回路
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記録媒体
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浄化装置
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