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公開番号2021039596
公報種別公開特許公報(A)
公開日20210311
出願番号2019161265
出願日20190904
発明の名称電源回路
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人,個人,個人
主分類G05F 1/56 20060101AFI20210212BHJP(制御;調整)
要約【課題】急激な負荷電流の増加に対しても安定した電圧を供給する。
【解決手段】電源回路1は、第1トランジスタQ1と、フィードバック回路(抵抗Rf、Rs)と、第1差動増幅回路Amp1と、第2差動増幅回路Amp2と、第1制御回路10と、を備える。第1トランジスタは、駆動信号に基づいて電源電圧VOUTを出力する。フィードバック回路は、電源電圧のフィードバック電圧VFBを生成する。第1差動増幅回路は、フィードバック電圧と、参照電圧VREFと、の差を増幅し、駆動信号を出力する。第2差動増幅回路は、参照電圧と、フィードバック電圧と、の差を増幅する。第1制御回路は、第2差動増幅回路の出力に基づいて電源電圧の変化を微分回路C、R1により検知し、電源電圧を制御する。
【選択図】図4
特許請求の範囲【請求項1】
駆動信号に基づいて電源電圧を出力する、第1トランジスタと、
前記電源電圧のフィードバック電圧を生成する、フィードバック回路と、
前記フィードバック電圧と、参照電圧と、の差を増幅し、前記駆動信号を出力する、第1差動増幅回路と、
前記参照電圧と、前記フィードバック電圧と、の差を増幅する、第2差動増幅回路と、
前記第2差動増幅回路の出力に基づいて前記電源電圧の変化を微分回路により検知し、前記電源電圧を制御する、第1制御回路と、
を備える、電源回路。
続きを表示(約 1,000 文字)【請求項2】
前記第1制御回路は、前記第1トランジスタの出力に接続され、前記第2差動増幅回路の出力に基づいて前記電源電圧を制御する、
請求項1に記載の電源回路。
【請求項3】
前記第1制御回路は、前記第1トランジスタの出力に接続され、前記第2差動増幅回路の出力する信号に基づいて、前記第1トランジスタの出力から電流を流して前記電源電圧を制御する、第2トランジスタを備える、
請求項2に記載の電源回路。
【請求項4】
前記微分回路は、前記第2差動増幅回路の出力する信号に基づいて、前記第1トランジスタの出力から電流を流すタイミングを制御する、
請求項3に記載の電源回路。
【請求項5】
前記微分回路は、抵抗とキャパシタを備え、抵抗値及び静電容量値に基づいて前記第1トランジスタの出力から電流を流すタイミングを制御する、
請求項4に記載の電源回路。
【請求項6】
前記第1制御回路は、前記第2トランジスタに接続され、前記第2トランジスタを介して流れる電流を制限する、電流制限回路、をさらに備える、
請求項3から請求項5のいずれかに記載の電源回路。
【請求項7】
前記第2差動増幅回路の出力に基づいて、前記駆動信号を制御する、第2制御回路、
をさらに備える、請求項1から請求項6のいずれかに記載の電源回路。
【請求項8】
前記第2制御回路は、前記第2差動増幅回路の出力に基づいて、前記駆動信号の電圧を制御する、第3トランジスタを備える、
請求項7に記載の電源回路。
【請求項9】
駆動信号に基づいて電源電圧を出力する、第1トランジスタと、
前記第1トランジスタの出力と接続され、前記電源電圧のフィードバック電圧を生成する、フィードバック回路と、
前記フィードバック回路が非反転端子と接続され、参照電圧が反転端子に印加され、出力が前記第1トランジスタの駆動端子と接続される、第1差動増幅回路と、
前記参照電圧が非反転端子に印加され、前記フィードバック回路が反転端子と接続される、第2差動増幅回路と、
前記第2差動増幅回路の出力と接続され、前記第2差動増幅回路の出力に基づいて前記電源電圧の変換を検知する微分回路を有し、前記電源電圧を制御する、出力電圧制御回路と、
を備える、電源回路。

発明の詳細な説明【技術分野】
【0001】
本発明の実施形態は、電源回路に関する。
続きを表示(約 5,700 文字)【背景技術】
【0002】
LDO(Low Drop Out)は、負荷電流が変化すると、出力電圧を出力トランジスタの駆動電圧へとフィードバックすることにより、負荷電流の変化が起こった場合においても出力電圧が一定となるように動作する。しかしながら、負荷電流が急激に変化した場合には、内部回路の遅延により、負帰還動作に時間が掛かることがあり、出力トランジスタの出力電流を減少させるタイミングが遅延する。この場合、負荷電流が減少しているにも拘わらず、LDOが出力電流を流し続けるため、LDOの出力電圧が規定値よりも上昇する。
【先行技術文献】
【特許文献】
【0003】
特開2015−018417号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一実施形態は、急激な負荷電流の増加に対しても安定した電圧を供給する電圧回路を提供する。
【課題を解決するための手段】
【0005】
一実施形態によれば、電源回路は、第1トランジスタと、フィードバック回路と、第1差動増幅回路と、第2差動増幅回路と、第1制御回路と、を備える。第1トランジスタは、駆動信号に基づいて電源電圧を出力する。フィードバック回路は、前記電源電圧のフィードバック電圧を生成する。第1差動増幅回路は、前記フィードバック電圧と、参照電圧と、の差を増幅し、前記駆動信号を出力する。第2差動増幅回路は、前記参照電圧と、前記フィードバック電圧と、の差を増幅する。第1制御回路は、前記第2差動増幅回路の出力に基づいて前記電源電圧の変化を微分回路により検知し、前記電源電圧を制御する。
【図面の簡単な説明】
【0006】
一実施形態に係る電源回路の一例を示す回路図。
一実施形態に係る電源回路の一例を示す回路図。
一実施形態に係る電源回路の一例を示す回路図。
一実施形態に係る電源回路の一例を示す回路図。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。図面において、例えば、増幅回路、バッファ回路等には入力電源が接続されていないが、適切に、Vdd及びGNDと接続されているものとする。また、実施形態に係る腰部を抜き出して説明したものであり、他の要素がさらに存在することを排除するものではない。
【0008】
(第1実施形態)
図1は、第1実施形態に係る電源回路の回路図である。電源回路1は、例えば、LDO電源回路であり、第1トランジスタQ1と、抵抗Rf、Rsと、第1差動増幅回路Amp1と、を備え、外部負荷Lへと制御された電源電圧を出力する。キャパシタCoutは、電源回路1の外部又は内部に備えられるキャパシタであり、例えば、バイパスコンデンサとして動作する。電源回路1は、上記の基本的な回路素子の他、インバータ、第2トランジスタQ2を有する、第1制御回路10と、第2差動増幅回路Amp2をさらに備える。電源回路1の出力する電源電圧VOUTは、外部負荷Lの状態、より詳しくは、外部負荷Lを流れる負荷電流により変化する。電源回路1は、入力端子inに電源回路1が組み込まれる回路全体としての電源電圧VINが入力され、出力端子outから、外部負荷Lに対する電源電圧VOUTを出力する。
【0009】
第1トランジスタQ1は、例えば、p型のMOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor)であり、ソースに入力電圧VINが印加され、ゲートが第1差動増幅回路Amp1に接続され、ドレインが出力端子に接続される。第1トランジスタQ1は、ゲートに印加される駆動電圧VGATE及びソースに印加される入力電圧VINにより、ドレイン電流が流れる。このドレイン電流が抵抗Rf、Rsを介して接地面に流れることにより生成された電源電圧を外部へと出力する。
【0010】
抵抗Rfは、第1トランジスタQ1のドレインと一方の端子が接続され、抵抗Rsと他方の端子が接続され、抵抗Rsを介して接地する。抵抗Rsは、一方の端子が抵抗Rfと接続され、他方の端子が接地する。これら抵抗Rf、Rsは、上記のように出力する電圧を定義するものであるとともに、抵抗Rf、Rsの間のノードから、駆動電圧VGATEを制御するためにフィードバック電圧VFBを生成する、フィードバック回路として動作する。
【0011】
第1差動増幅器Amp1は、第1トランジスタQ1の駆動電圧を生成する回路であり、非反転端子が抵抗Rf、Rsの間のノード、すなわち、フィードバック回路と接続され、反転端子に参照電圧が印加され、出力が第1トランジスタQ1のゲートと接続される。第1差動増幅器Amp1は、参照電圧VREFと、フィードバック電圧VFBとの差を増幅し、駆動電圧VGATEを生成して第1トランジスタQ1のゲートへと印加する。
【0012】
例えば、第1トランジスタQ1のドレインの電位が低くなった場合には、フィードバック電圧が低くなり、第1差動増幅回路1の出力する電圧が低くなる。これにより、駆動電圧VGATEの電圧が低くなり、第1トランジスタQ1のドレイン電流が増加することにより、出力する電源電圧を高くする。
【0013】
逆に、第1トランジスタQ1のドレインの電位が高くなった場合には、フィードバック電圧が高くなり、第1差動増幅回路1の出力する電圧が高くなる。これにより、駆動電圧VGATEの電圧が高くなり、第1トランジスタQ1のドレイン電流が減少することにより、出力する電源電圧を低くする。
【0014】
このように、外部負荷Lによる負荷電流が変化した場合にも、電源回路1は、安定した電圧を出力する。しかしながら、負荷電流が急激に変化した場合には、上記の動作における遅延が発生するため、すぐに安定した電圧の供給へと戻ることが困難である。そこで、第1制御回路10と、第2差動増幅回路Amp2とが動作する。なお、下記の説明において、出力電圧制御回路は、第1制御回路10及び後述する第2制御回路12の少なくとも1つを含むものであるとしているが、さらに、第2差動増幅回路Amp2も出力電圧制御回路に備えられる構成であってもよい。
【0015】
第2差動増幅回路Amp2は、非反転端子に参照電圧VREFが印加され、反転端子がフィードバック回路に接続されてフィードバック電圧VFBが印加される。すなわち、第2差動増幅回路Amp2は、参照電圧VREFとフィードバック電圧VFBとの差VREF-VFBを増幅して出力する。
【0016】
第2トランジスタQ2は、例えば、ゲートがインバータを介して第2差動増幅回路Amp2の出力に接続され、ドレインが第1トランジスタQ1のドレインと接続され、ソースが接地されるn型のMOSFETである。第2差動増幅回路Amp2の出力する電圧の絶対値がしきい値電圧よりも高くなると、第1トランジスタQ1のドレイン電流の一部又は全部を接地面へと流す。この電流は、第2差動増幅回路Amp2の出力する電圧の絶対値がしきい値電圧よりも低くなるまで流れるが、フィードバック電圧VFBが低くなるにつれて電流量は、減少していく。
【0017】
以上のように、電源電圧VOUTが高くなると、第2トランジスタQ2がオンとなり第1トランジスタQ1のドレイン、すなわち、出力端子から接地面へと電流を流すことにより、第1制御回路10がない場合に比べて高速に、電源電圧を安定した電圧へと制御することができる。
【0018】
(第2実施形態)
第1実施形態によれば、第1制御回路10により高速に電源電圧を安定させることができるが、急激な負荷電流の減少が発生した場合に、過渡応答として電源電圧VOUTが減少しすぎる可能性がある。そこで、本実施形態では、第1制御回路10の動作を制限する素子を加える。
【0019】
図2は、本実施形態に係る電源回路1の回路図である。第1制御回路10は、インバータ、第2トランジスタQ2に加え、キャパシタC、抵抗R1、R2をさらに備える。なお、キャパシタCと抵抗R1の組み合わせと、抵抗R2は、いずれかが備えられる構成であってもよい。すなわち、キャパシタCと抵抗R1が備えられ、抵抗R2が備えられない構成であってもよいし、キャパシタCと抵抗R1が備えられず、抵抗R2が備えられる構成であってもよい。
【0020】
キャパシタCは、インバータと、第2トランジスタQ2のゲートとの間に直列に接続される。抵抗R1は、キャパシタCと、第2トランジスタQ2のゲートとの間に並列に接続される。キャパシタCと抵抗R1により、ハイパスフィルタ(微分回路)が構成される。
【0021】
このようにハイパスフィルタが第1制御回路10に備えられることにより、急激に負荷電流が減少し、電源電圧が高くなったタイミングにおいて、第2差動増幅回路Amp2により増幅された、この過渡応答成分を第2トランジスタQ2のゲートへと印加することができる。すなわち、ハイパスフィルタを備えることにより、急激に負荷電流が減少した場合に、そのタイミングにおいてこの急激な変化に基づいた駆動電圧を第2トランジスタQ2に印加することができる。
【0022】
また、このハイパスフィルタの時定数は、R1×Cとなる。このことから、第1トランジスタQ1のドレインの電圧が十分に下がる時間を仮定して、この仮定した時間に基づいて第2トランジスタQ2から適切な量のドレイン電流が流れるように、抵抗R1の抵抗値と、キャパシタCの静電容量を設定してもよい。
【0023】
このように、ハイパスフィルタを備えることにより、継続的に強い電圧降下のための放電を制御するのではなく、電圧降下のタイミング及びその強度を時間的に変化させ、過渡応答が発生しない程度に安定した電圧の供給をすることが可能となる。
【0024】
以上のように、ハイパスフィルタ(微分回路)を備えることにより、急激な負荷電流の減少を検知することが可能となり、このような急激な負荷電流の減少が発生した場合に、より精度よく電源回路1の出力する電源電圧を制御することができる。すなわち、微分回路を備えることにより、負荷電流の減少する大きさ及び時間に基づいて、タイミングよく、かつ、電圧の下が量及び下がる時間の早さを調整して、電源電圧を制御することができる。この結果、負荷電流の減少があった場合に、継続的に電源電圧を下げる場合と比較して、低消費電力の実現、及び、電源電圧を下げる回路による発振を抑制することが可能となる。
【0025】
上述したように、第1制御回路10は、抵抗R2を備えてもよい。抵抗R2を備えることにより、第1トランジスタQ1のドレインと、第2トランジスタQ2のドレインとの間に電位差を設けることができる。この電位差を設けることにより、第2トランジスタQ2のドレイン電圧を制御し、第2トランジスタQ2に流れるドレイン電流を制御してもよい。このように、抵抗R2を備えることにより、抵抗R2がない場合と比べて出力される電源電圧の制御において、急激に電源電圧が下がりすぎないように制限を掛けてもよい。
【0026】
(第3実施形態)
前述した各実施形態では、出力端子と接続される第1トランジスタQ1のドレインの電位から放電することにより、電源電圧を降下させることにより電源電圧を制御したが、これには限られない。本実施形態では、第1トランジスタQ1の駆動電圧を制御することにより、第1トランジスタQ1のドレインの電位を下げようとするものである。
【0027】
図3は、本実施形態に係る電源回路1の回路図である。電源回路1は、第3トランジスタQ3を有する、第2制御回路12を備える。
【0028】
第3トランジスタQ3は、例えば、p型のMOSFETであり、ゲートが第2差動増幅回路Amp2の出力と接続され、ソースが第1トランジスタQ1のソースと接続され、ドレインが第1トランジスタQ1のゲートと接続される。
【0029】
負荷電流が減少し、電源電圧VOUTが高くなると、第2差動増幅回路Amp2の出力する電圧は、低くなる。第3トランジスタQ3は、ゲートに印加される電圧が低くなるため、ドレイン電流が増加する。ドレイン電流が増加するため、駆動電圧VGATEが高くなり、第1トランジスタQ1のゲートに印加される電圧が高くなり、第1トランジスタQ1のドレイン電流を減少させる。
【0030】
また、第3トランジスタQ3のゲートに印加されている電圧が高くなると、第3トランジスタQ3が飽和状態となるようにしきい値及び第2差動増幅回路Amp2の出力を、回路係数等により調整してもよい。このようにすると、負荷電流が急激に減少、すなわち、フィードバック電圧が急激に増大した場合に、第1トランジスタQ1のゲートとソースを、第3トランジスタQ3を介して短絡することが可能である。このように、短絡することにより、第1トランジスタQ1のドレイン電流を一時的に流れないように制御することができる。
(【0031】以降は省略されています)

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