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公開番号2021027788
公報種別公開特許公報(A)
公開日20210222
出願番号2019147052
出願日20190809
発明の名称電力変換装置の制御回路及び電力変換装置
出願人オムロン株式会社
代理人個人,個人,個人
主分類H02M 7/12 20060101AFI20210125BHJP(電力の発電,変換,配電)
要約【課題】電流臨界モードで動作するPFC回路において正確にインダクタ電流のゼロ点を正確に検出する。
【解決手段】インダクタを含むPFC回路等の電力変換装置の制御回路が提供される。制御回路は、インダクタの電流を検出し、検出した電流に対応する電圧を所定の利得で増幅した後、検出電圧として出力する第1の検出回路と、検出電圧を所定の基準電圧と比較して比較結果信号を出力する比較回路と、電力変換装置の入力電圧を検出する第2の検出回路と、電力変換装置の出力電圧を検出する第3の検出回路とを備える。制御回路は、検出した入力電圧、検出した出力電圧V、予め設定された遅延時間、インダクタのインダクタンス値、第1の検出回路により検出した電流を電圧に変換するときの変換係数、電源電圧、及び利得の利得に基づいて、インダクタの電流のゼロ値を検出するときの遅延を実質的にゼロにするための基準電圧を計算して比較回路に出力する。
【選択図】図13
特許請求の範囲【請求項1】
インダクタを含み、電流臨界モードで動作する力率改善回路を含む電力変換装置の制御回路であって、
前記インダクタの電流、もしくは前記インダクタの電流に対応し又は前記インダクタの電流を含む電流を検出し、前記検出した電流に対応する電圧を所定の利得で増幅した後、検出電圧として出力する第1の検出回路と、
前記検出電圧を所定の基準電圧と比較して比較結果信号を出力する比較回路と、
前記電力変換装置の入力電圧を検出する第2の検出回路と、
前記電力変換装置の出力電圧を検出する第3の検出回路とを備え、
前記制御回路は、前記検出した入力電圧、前記検出した出力電圧V、予め設定された遅延時間、前記インダクタのインダクタンス値、前記第1の検出回路により検出した電流を電圧に変換するときの変換係数、電源電圧、及び前記利得の利得に基づいて、前記インダクタの電流のゼロ値を検出するときの遅延を実質的にゼロにするための基準電圧を計算して前記比較回路に出力し、
前記比較回路は、
前記検出電圧を所定の第1の基準電圧と比較し、前記検出電圧が正から負に変化するゼロクロス検出点で第1の比較結果信号を出力する第1の比較器と、
前記検出電圧を前記第1の基準電圧よりも低い所定の第2の基準電圧と比較し、前記検出電圧が負から正に変化するゼロクロス検出点で第2の比較結果信号を出力する第2の比較器と、
前記第1の比較結果信号の立ち上がりを検出して第1のパルス信号を出力する第1のパルス生成回路と、
前記第2の比較結果信号の立ち上がりを検出して第2のパルス信号を出力する第2のパルス生成回路と、
セット端子、リセット端子及び出力端子を有するセットリセット型フリップフロップであって、前記第1のパルス信号をセット端子に入力し、前記第2のパルス信号をリセット端子に入力し、出力端子から前記比較回路の比較結果信号を出力するセットリセット型フリップフロップとを備えることを特徴とする電力変換装置の制御回路。
続きを表示(約 680 文字)【請求項2】
前記第1のパルス生成回路は、前記第1の比較結果信号を微分する第1の微分回路と、前記第1の微分回路に接続されかつ負電圧を出力しない第1の保護ダイオードとを備え、
前記第2のパルス生成回路は、前記第2の比較結果信号を微分する第2の微分回路と、前記第2の微分回路に接続されかつ負電圧を出力しない第2の保護ダイオードと、
前記第1の保護ダイオードから出力される電圧を、電源電圧の半分の電圧と比較して比較結果信号を前記第1のパルス信号として出力する第3の比較器と、
前記第2の保護ダイオードから出力される電圧を、前記電源電圧の半分の電圧と比較して比較結果信号を前記第2のパルス信号として出力する第4の比較器とを備えることを特徴とする請求項1記載の電力変換装置の制御回路。
【請求項3】
前記制御回路は、前記電力変換装置のソフトスッチングに必要な負電流を考慮して前記基準電圧を計算する、
請求項1又は2記載の電力変換装置の制御回路。
【請求項4】
前記制御回路は、前記第1の検出回路により変換された電圧をDA変換するDA変換器を内蔵する、
請求項1〜3のうちのいずれか1つに記載の電力変換装置の制御回路。
【請求項5】
請求項1〜4のうちのいずれか1つに記載の電力変換装置の制御回路を備える、
電力変換装置。
【請求項6】
前記電力変換装置はスイッチング電源装置又はDC/DC変換装置である、
請求項5記載の電力変換装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、例えば力率改善回路などの電力変換装置の制御回路と、当該電力変換装置とに関する。
続きを表示(約 6,800 文字)【背景技術】
【0002】
例えば電流臨界モードで動作する力率改善回路(以下、PFC回路という。)においては、インダクタ電流が0になってからスイッチング素子をオンする必要がある。従って、インダクタ電流のゼロ点を正確に検出する必要がある(例えば、非特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
Qingyun Huang et al., ”Predictive ZVS Control with Improved ZVS Time Margin and Limited Variable Frequency Range for A 99% Efficient, 130W/in3 MHz GaN Totem−Pole PFC Rectifier,” IEEE Transactions on Power Electronics, Vol. 34, No. 7, 2018
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来、当該インダクタ電流の検出回路では、シャント抵抗とオペアンプ、コンパレータを用いて電流検出を行っていた(例えば、非特許文献1参照)。そのため、ICの遅延や、ノイズ除去用のフィルタでの遅延が発生して、正確にゼロ検出を行うことができないという課題があった。
【0005】
図2は従来例における電流検出回路におけるインダクタ電流iLのゼロ検出の遅延を説明するためのタイミングチャートである。図2において、ゼロ検出用比較結果信号の理想値と現実値を図示している。図2のtdは、オペアンプ及びノイズフィルタによる遅延のためのゼロ検出の遅延時間を示す。すなわち、コンパレータICの遅延やノイズフィルタの時定数により、理想値の電流ゼロ検出点から遅れてコンパレータが立ち上がるため、図2に示すように負電流が増加する。
【0006】
図3Aは前記インダクタ電流のゼロ検出の遅延によるスイッチング電源装置の損失が増加するメカニズムを説明するためのスイッチング電源装置の回路図であり、図3Bは図3Aのスイッチング電源装置の動作を示すタイミングチャートである。図3Aにおいて、スイッチング電源装置は、交流電源1と、インダクタ2と、スイッチング素子S1〜S4と、平滑用キャパシタ3と、負荷抵抗4とを備える。図3Bにおいて、インダクタ電流iLと、スイッチング素子S2のドレイン・ソース間電圧Vdsと、スイッチング素子S2に対する駆動信号G2と、スイッチング素子S1に対する駆動信号G1とを示す。ここで、T1は、インダクタ電流iLの負電流によりソフトスイッチングさせる期間を示す。
【0007】
前記ソフトスイッチングによる遅延により、図3C及び図3Dに示すように、インダクタ電流iLの負電流はスイッチング素子S2のボディダイオードを流れる。この余分な負電流が流れることで、スイッチング電源装置の損失が増大する。
【0008】
特に、小型大容量電源の開発過程においては、高周波でかつ大電流の検出を行う必要があり、それに対する解決手段が課題となっていた。
【0009】
本発明の目的は以上の問題点を解決し、電流臨界モードで動作するPFC回路において、従来技術に比較して正確にインダクタ電流のゼロ点を正確に検出することができる電力変換装置の制御回路及び、当該電力変換装置を提供することにある。
【課題を解決するための手段】
【0010】
本発明の一態様に係る電力変換装置の制御回路は、
インダクタを含み、電流臨界モードで動作する力率改善回路を含む電力変換装置の制御回路であって、
前記インダクタの電流、もしくは前記インダクタの電流に対応し又は前記インダクタの電流を含む電流を検出し、前記検出した電流に対応する電圧を所定の利得で増幅した後、検出電圧として出力する第1の検出回路と、
前記検出電圧を所定の基準電圧と比較して比較結果信号を出力する比較回路と、
前記電力変換装置の入力電圧を検出する第2の検出回路と、
前記電力変換装置の出力電圧を検出する第3の検出回路とを備え、
前記制御回路は、前記検出した入力電圧、前記検出した出力電圧V、予め設定された遅延時間、前記インダクタのインダクタンス値、前記第1の検出回路により検出した電流を電圧に変換するときの変換係数、電源電圧、及び前記利得の利得に基づいて、前記インダクタの電流のゼロ値を検出するときの遅延を実質的にゼロにするための基準電圧を計算して前記比較回路に出力し、
前記比較回路は、
前記検出電圧を所定の第1の基準電圧と比較し、前記検出電圧が正から負に変化するゼロクロス検出点で第1の比較結果信号を出力する第1の比較器と、
前記検出電圧を前記第1の基準電圧よりも低い所定の第2の基準電圧と比較し、前記検出電圧が負から正に変化するゼロクロス検出点で第2の比較結果信号を出力する第2の比較器と、
前記第1の比較結果信号の立ち上がりを検出して第1のパルス信号を出力する第1のパルス生成回路と、
前記第2の比較結果信号の立ち上がりを検出して第2のパルス信号を出力する第2のパルス生成回路と、
セット端子、リセット端子及び出力端子を有するセットリセット型フリップフロップであって、前記第1のパルス信号をセット端子に入力し、前記第2のパルス信号をリセット端子に入力し、出力端子から前記比較回路の比較結果信号を出力するセットリセット型フリップフロップとを備えることを特徴とする。
【発明の効果】
【0011】
従って、本発明によれば、電流臨界モードで動作するPFC回路において、インダクタ電流の検出遅延を防止して、従来技術に比較して正確にインダクタ電流のゼロ点を正確に検出することができる。これにより、電力変換装置の損失が低減され、電源装置の高密度化につながる。
【図面の簡単な説明】
【0012】
実施形態1に係る制御回路20を備えたスイッチング電源装置の構成例を示す回路図である。
図1Aの電流検出部5の構成例を示す回路図である。
従来例における電流検出回路におけるインダクタ電流のゼロ検出の遅延を説明するためのタイミングチャートである。
前記インダクタ電流のゼロ検出の遅延によるスイッチング電源装置の損失が増加するメカニズムを説明するためのスイッチング電源装置の回路図である。
図3Aのスイッチング電源装置の動作を示すタイミングチャートである。
前記インダクタ電流のゼロ検出の遅延によるスイッチング電源装置の損失が増加するメカニズムを説明するためのスイッチング電源装置の回路図である。
図3Cのスイッチング電源装置の動作を示すタイミングチャートである。
従来例に係る電流検出部の構成例を示す回路図である。
図4Aの電流検出部の動作を示すタイミングチャートである。
実施形態に係る電流検出部5の構成例を示す回路図である。
図4Cの電流検出部5の動作を示すタイミングチャートである。
実施形態1に係る電流検出部5の動作を示すグラフである。
実施形態1に係るPFC回路を用いた電力変換装置の構成例を示すブロック図である。
実施形態1に係る電流検出部5に用いる基準電圧Vrefの導出方法を説明するための波形図である。
実施形態1に係る電流検出部5によるPFC回路のソフトスイッチングを説明するための波形図である。
実施形態1に係る電流検出部5によるPFC回路のソフトスイッチングを説明するための波形図である。
変形例に係る電流検出部5に用いる基準電圧Vrefの導出方法を説明するための波形図である。
変形例1に係るスイッチング電源装置の構成例を示すブロック図である。
変形例2に係るスイッチング電源装置の構成例を示すブロック図である。
変形例3に係るスイッチング電源装置の構成例を示すブロック図である。
変形例4に係るスイッチング電源装置の構成例を示すブロック図である。
図1Bの電流検出部5の変形例を示す回路図である。
実施形態2に係る電流検出部5Aの構成例を示す回路図である。
図13の電流検出部5Aに用いる基準電圧Vref1,Vref2の導出方法を説明するための波形図である。
図13の電流検出部5Aの動作を示すタイミングチャートである。
実施形態1に係る電流検出部5の課題を説明するための図であって、インダクタ電流iLを示す波形図である。
実施形態1に係る電流検出部5の課題を説明するための図であって、図15Bの波形図の部分202に対応する各信号等のタイミングチャートである。
図13の電流検出部5Aの変形例を示す回路図である。
実施形態3に係る電流検出部5Aの構成例を示す回路図である。
【発明を実施するための形態】
【0013】
以下、本発明に係る実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
【0014】
(実施形態1)
図1Aは実施形態1に係る制御回路20を備えたスイッチング電源装置の構成例を示す回路図である。
【0015】
図1Aにおいて、本実施形態に係るスイッチング電源装置は、交流電源1と、リアクトルであるインダクタ2と、ブリッジ接続されたスイッチング素子S1〜S4と、平滑用キャパシタ3と、負荷抵抗4と、シャント抵抗Rsと、制御回路20とを備える。ここで、制御回路20は、コントローラ10と、電流検出部5と、駆動信号発生回路11と、入力電圧検出回路12と、出力電圧検出回路13とを備える。
【0016】
交流電源1により発生された入力電圧Vinは、シャント抵抗Rs及びインダクタ2を介して、スイッチング素子S1〜S4のブリッジ接続回路に入力される。各スイッチング素子S1〜S4は駆動信号発生回路11からの駆動信号G1〜G4によりオン/オフ制御されることで、入力電圧Vinがスイッチングされた後、平滑用キャパシタ3を介して、平滑された直流電圧が出力電圧Voutとして負荷抵抗4に出力される。
【0017】
シャント抵抗Rsはインダクタ電流iLを電圧値に変換して電流検出部5に出力する。入力電圧検出回路12は入力電圧Vinを検出してコントローラ10に出力し、出力電圧検出回路13は出力電圧Voutを検出してコントローラ10に出力する。コントローラ10は、入力される各信号に基づいて、例えば電流臨界モードで駆動信号G1〜G4を発生するように駆動信号発生回路11を制御する。なお、コントローラ10は、詳細後述する方法で予め決められる基準電圧Vrefを発生するDA変換器10aを備える。
【0018】
図1Bは図1Aの電流検出部5の構成例を示す回路図である。図1Bにおいて、電流検出部5は、オペアンプ21と、コンパレータ22とを備えて構成される。なお、Vccは電源電圧である。
【0019】
オペアンプ21は、シャント抵抗Rsにより検出されたインダクタ電流iLに対応する電圧を増幅し、増幅電圧Vampをコンパレータ22に出力する。コンパレータ22は、入力される増幅電圧Vampを、コントローラ10内のDA変換器10aからの基準電圧Vrefと比較して、比較結果電圧Vcompを発生してコントローラ10に出力する。これに応答して、コントローラ10は、比較結果電圧Vcompに基づいて、インダクタ電流iLのゼロ電流を検出し、これに基づいて、例えば電流臨界モードでのスイッチング動作をさせて駆動信号G1〜G4を発生するように駆動信号発生回路11を制御する。なお、基準電圧Vrefの極性は、PFC回路への入力電圧Vin(図1A)に応じて、すなわち、インダクタ電流iLの向きに応じて反転される。
【0020】
以上のように構成された制御回路20を備えたスイッチング電源装置によれば、コンパレータ22の基準電圧Vrefを遅延時間に応じて変化させることで、検出遅延を防止することができる。これにより、臨界モードPFC回路におけるインダクタ電流iLのゼロ点検出遅延による効率悪化を防止することができる。以下、本実施形態の作用効果について詳述する。
【0021】
図4Aは従来例に係る電流検出部の構成例を示す回路図であり、図4Bは図4Aの電流検出部の動作を示すタイミングチャートである。図4Aに示すように、コンパレータ22の基準電圧Vrefが例えばVcc/2等の一定電圧では、図4Bに示すように、遅延時間Tdelayが発生する。
【0022】
図4Cは実施形態1に係る電流検出部5の構成例を示す回路図であり、図4Dは図4Cの電流検出部5の動作を示すタイミングチャートである。図4Cに示すように、コントローラ10のDA変換器10aから、基準電圧Vrefを遅延時間に応じて上昇させる。すなわち、入力電圧が交流であるPFC回路において、入力電圧Vinに依存して基準電圧Vrefを変化させることで、図4Dに示すように、図4Bとの比較により、遅延時間Tdelayを減少させることができる。なお、図4Dにおいて、
(1)Td_ampはオペアンプ21の増幅動作による遅延時間であり、
(2)Td_compはコンパレータ22の比較動作による遅延時間であり、
(3)Tdead−timeはスイッチング素子S1,S2のデッドタイムである。
【0023】
図5は実施形態1に係る電流検出部5の動作を示すグラフである。図5において、例えば、Vcc=3V,Tdelay=50ns,Vin(rms)=200V,fLINE=50Hzのときの基準電圧Vref(入力電圧Vinの半周期)の一例を図示している。図1B及び図5Cの電流検出部5及び個年と10を用いることで、遅延時間Tdelayから導出された基準電圧Vrefを、電流検出部5のコンパレータ22に帰還して入力することで、遅延時間Tdelayを減少させることができる。
【0024】
以下、基準電圧Vrefの導出方法の一例について以下に説明する。
【0025】
図6は実施形態1に係るPFC回路を用いた電力変換装置の構成例を示すブロック図である。図6において、電力変換装置は、交流電源1と、PFC回路100と、DC/DCコンバータ101と、負荷102とを備えて構成される。制御対象はPFC回路であるため、入力交流電圧及び出力直流電圧であり、それぞれVin(t)、Voutとする。入力電圧Vinは次式で表される。
【0026】
【0027】
ここで、入力電圧Vin(rms)及びライン周波数fLINEは国や地域によって異なり、それらの一例は以下の通りである。
Vin(rms)=100V,200V,230V
fLINE=50Hz、又は60Hz
【0028】
図1B及び図4Cの電流検出部5を用いたとき、シャント抵抗Rsの抵抗値をRsとし、オペアンプ21の利得をGとし、オペアンプ21及びコンパレータ22に印加する電圧をVccとする。
【0029】
図7は実施形態1に係る電流検出部5に用いる基準電圧Vrefの導出方法を説明するための波形図である。
【0030】
入力電圧Vinの半周期におけるインダクタ電流iLは、図7のグラフのようになり、1スイッチンング周期分を抜き出した拡大図を右側に図示する。ここで、インダクタ電流iLの傾きはvin(t)、Vout、インダクタンス値Lにより求められる。電流ゼロの検出遅延時間Tdelayに基づいて、遅延時間中に変化する電流変動量Δidelayは次式で表される。
(【0031】以降は省略されています)

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