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公開番号2021027538
公報種別公開特許公報(A)
公開日20210222
出願番号2019146036
出願日20190808
発明の名称半導体チップ
出願人株式会社日立製作所
代理人特許業務法人藤央特許事務所
主分類H04R 19/00 20060101AFI20210125BHJP(電気通信技術)
要約【課題】所望の曲率半径を持つ半導体チップを簡便に作製する、
【解決手段】半導体チップであって、半導体基板と、半導体基板の上に形成された内部応力を持つ薄膜と、薄膜が形成された半導体基板の上に形成された半導体デバイスと、を有し、薄膜の内部応力によって湾曲する。
【選択図】図1A
特許請求の範囲【請求項1】
半導体チップであって、
半導体基板と、前記半導体基板の上に形成された内部応力を持つ薄膜と、前記薄膜が形成された前記半導体基板の上に形成された半導体デバイスと、を有し、
前記薄膜の内部応力によって湾曲することを特徴とする半導体チップ。
続きを表示(約 540 文字)【請求項2】
請求項1に記載の半導体チップであって、
前記薄膜は、前記半導体基板に接して形成されることを特徴とする半導体チップ。
【請求項3】
請求項1に記載の半導体チップであって、
前記半導体基板の上に、前記半導体チップが湾曲する方向と直交する方向に整列した複数の前記薄膜のパターンが形成されることを特徴とする半導体チップ。
【請求項4】
請求項3に記載の半導体チップであって、
各々の前記薄膜のパターンの前記半導体チップが湾曲する方向のサイズは、前記半導体チップが湾曲する方向と直交する方向のサイズより大きいことを特徴とする半導体チップ。
【請求項5】
請求項1に記載の半導体チップであって、
前記半導体デバイスは、静電容量型の超音波トランスデューサであることを特徴とする半導体チップ。
【請求項6】
請求項5に記載の半導体チップであって、
前記半導体デバイスが形成される層に、前記静電容量型の超音波トランスデューサの複数のセルが形成され、
前記半導体デバイスが形成される層の前記複数のセル間を区切る位置に溝が形成されることを特徴とする半導体チップ。

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体チップを製造する技術に関する。
続きを表示(約 5,700 文字)【背景技術】
【0002】
国際公開第2012/154211号(特許文献1)には、湾曲チップベースの非平面デバイスの組立方法及び組立用装置が記載されている。特許文献1には、「ある実施形態において、応力薄膜(例えば、応力膜層207)は、薄構造又は薄チップの片側又は両側に堆積して、チップに対して所望の変形(例えば、ある程度の曲げを伴う)を達成し得る。例えば、応力薄膜を事前圧縮又は事前伸長して、異なる方向に曲げ力を付与し得る。」と記載されている。
【先行技術文献】
【特許文献】
【0003】
国際公開第2012/154211号
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体デバイスには、その用途によって、湾曲させて実装することが求められる場合がある。一例として、体内に挿入されるカテーテルの側面に実装される超音波トランスデューサが挙げられる。多数の超音波トランスデューサからなる半導体チップをカテーテルの表面に巻きつけるように実装することで、全周に超音波を出力して所望の観測を行うことが可能となる。
【0005】
そのような実装を実現するために、半導体チップを薄く加工することによってフレキシブル性を与えることが考えられる。しかし、その場合、半導体チップをカテーテルに巻きつけるときの取り扱いが難しく、破損が生じやすい。あるいは、超音波トランスデューサの素子を一つ一つカテーテルの表面に装着することで組み立てを行うことも可能であるが、微細な作業工程が増加することによって製造コストが上昇する。
【0006】
特許文献1には、応力薄膜を利用してチップに所望の変形を与える方法が記載されている。しかし、特許文献1には、そのようなデバイスを製造する具体的な方法は記載されていない。製造したチップを事前に圧縮又は伸長された応力薄膜に貼り付けるとすれば、そのための組立工程が必要となる。
【課題を解決するための手段】
【0007】
上記の課題の少なくとも一つを解決するため、本発明は、半導体チップであって、半導体基板と、前記半導体基板の上に形成された内部応力を持つ薄膜と、前記薄膜が形成された前記半導体基板の上に形成された半導体デバイスと、を有し、前記薄膜の内部応力によって湾曲することを特徴とする。
【発明の効果】
【0008】
本発明の一形態によれば、所望の曲率半径を持つ半導体チップを簡便に作製することができる。上記した以外の課題、構成及び効果は、以下の実施形態の説明によって明らかにされる。
【図面の簡単な説明】
【0009】
本発明の実施例の半導体チップの構成を示す説明図である。
本発明の実施例の半導体チップの構成を示す説明図である。
本発明の実施例の半導体チップの構成を示す説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、半導体基板上に薄膜を形成する工程の説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、半導体基板上に薄膜を形成する工程の説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、半導体基板上に薄膜を形成する工程の説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、薄膜をパターニングする工程の説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、薄膜をパターニングする工程の説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、薄膜をパターニングする工程の説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、半導体デバイスを作製する工程の説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、半導体デバイスを作製する工程の説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、半導体デバイスを作製する工程の説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、半導体基板を薄膜化する工程の説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、半導体基板を薄膜化する工程の説明図である。
本発明の実施例の半導体チップの製造プロセスのうち、半導体基板を薄膜化する工程の説明図である。
本発明の実施例の製造プロセスによって製造された半導体チップの説明図である。
本発明の実施例の製造プロセスによって製造された半導体チップの説明図である。
本発明の実施例の製造プロセスによって製造された半導体チップの説明図である。
本発明の実施例の製造プロセスによって製造された半導体チップの説明図である。
本発明の実施例の変形例の半導体チップの構成を示す説明図である。
本発明の実施例の変形例の半導体チップの構成を示す説明図である。
本発明の実施例の変形例の半導体チップの構成を示す説明図である。
本発明の実施例において参照される半導体基板の厚さと曲率半径との関係の説明図である。
本発明の実施例の半導体チップの適用例の説明図である。
本発明の実施例の半導体チップの適用例における超音波トランスデューサの構造の説明図である。
本発明の実施例の半導体チップの適用例の変形例の説明図である。
【発明を実施するための形態】
【0010】
以下、本発明の実施例を、図面を参照して説明する。
【0011】
図1A〜図1Cは、本発明の実施例の半導体チップ100の構成を示す説明図である。
【0012】
具体的には、図1A、図1B及び図1Cは、それぞれ、本実施例の半導体チップ100の平面図、AA’断面図及びBB’断面図を示す。図1Bに示すように、本実施例の半導体チップ100は、半導体基板101と、その上に形成された内部応力を持つ複数の薄膜102(応力薄膜)と、さらにその上に形成された半導体デバイス103と、を有する。
【0013】
半導体基板は、例えば一般的なシリコンウェハである。薄膜102は、絶縁膜又は金属膜のいずれでもよい。複数の薄膜102が一方向に整列して形成される。各薄膜102の整列方向のサイズとそれに直交する方向のサイズとが異なっていてもよい。図1Aの例では、各薄膜102は、整列方向(図1AのAA’間を結ぶ線の方向、以下これをAA’方向とも記載する)の短辺とそれに直交する方向(図1AのBB’間を結ぶ線の方向、以下これをBB’方向とも記載する)の長辺とを有する長方形に形成される。すなわち、各薄膜102の整列方向に直交する方向のサイズは、整列方向のサイズより大きい。
【0014】
半導体デバイス103は、例えば一般的な集積回路又はMEMS(Micro-Electro-Mechanical Systems)など、いかなる種類のものであってもよい。本実施例では、後述するように、半導体デバイス103としてCMUT(Capacitive Micro-machined Ultrasound Transducers)などの超音波トランスデューサが形成される。
【0015】
薄膜102が内部応力を持つように半導体基板上に形成されるため、半導体チップ100が湾曲する。図1Cの例では、薄膜102が圧縮応力を持つため、それによって伸長して、上面(すなわち半導体デバイス103側の面)が凸になるように湾曲する。
【0016】
薄膜102の内部応力は等方的であるため、半導体チップ100はどの方向にも曲がりうる。しかし、図1Aに示すように、複数の薄膜102が所定の間隔をおいてAA’方向に整列し、各薄膜102がBB’方向に長い形状をしているため、BB’方向の圧縮応力がその長辺の全長にわたって半導体チップ100を湾曲させるように作用する。これに対して、AA’方向の圧縮応力は、それぞれの短辺の長さの範囲内でしか作用せず、整列した薄膜102の間隙で分断される。その結果、半導体チップはBB’方向、すなわち薄膜102の長辺方向に曲がりやすくなる。すなわち、半導体チップ100の湾曲は、図1CのBB’断面には顕著に表れるが、図1BのAA’断面にはほとんど表れない。
【0017】
次に、半導体チップ100の製造プロセスを説明する。半導体チップ100は、半導体基板101上に薄膜102を形成し(図2A〜図2C)、形成した薄膜102をパターニングし(図2D〜図2F)、パターニングした薄膜102の上に所望の半導体デバイス103を作製し(図2G〜図2I)、半導体基板101を薄膜化する(図2J〜図2L)、という工程を経て製造される。
【0018】
図2A〜図2Cは、本発明の実施例の半導体チップ100の製造プロセスのうち、半導体基板101上に薄膜102を形成する工程の説明図である。
【0019】
具体的には、図2A、図2B及び図2Cは、それぞれ、半導体基板101上に薄膜102が形成された時点の半導体チップ100の平面図、AA’断面図及びBB’断面図を示す。
【0020】
薄膜102の材料としては、一般的な半導体製造プロセスで使用されるものを採用することができる。例えば、薄膜102は、SiO

、Si



、SiN又はTiNといった絶縁膜であってもよいし、Al、W又はTiといった金属膜であってもよい。また、薄膜102を形成する方法としては、例えばCVD(Chemical Vapor Deposition)法又はスパッタ法など、一般的な半導体製造プロセスで使用される方法を採用することができる。
【0021】
薄膜102の材料、成膜時の温度又は使用するガスの組成等を調整することによって、薄膜102に与える応力(例えば圧縮応力又は引っ張り応力のいずれを与えるか、どの程度の強さの応力を与えるか)を調整することができる。
【0022】
図2D〜図2Fは、本発明の実施例の半導体チップ100の製造プロセスのうち、薄膜102をパターニングする工程の説明図である。
【0023】
具体的には、図2D、図2E及び図2Fは、それぞれ、薄膜102のパターニングが行われた時点の半導体チップ100の平面図、AA’断面図及びBB’断面図を示す。この例では、BB’方向の長辺とAA’方向の短辺とを有する長方形がAA’方向に整列するように薄膜102がパターニングされる。このようなパターニングは、例えば、一般的な半導体製造プロセスで使用されるフォトリソグラフィ技術等によって行うことができる。
【0024】
なお、この時点では半導体基板101が十分な厚さを有しているため、内部応力を持つ薄膜102がその上に形成されても、半導体基板101はほとんど湾曲しない(すなわち十分に大きい曲率半径を有している)。半導体基板101の厚さと曲率半径との関係については後述する(図4参照)。
【0025】
図2G〜図2Iは、本発明の実施例の半導体チップ100の製造プロセスのうち、半導体デバイス103を作製する工程の説明図である。
【0026】
具体的には、図2G、図2H及び図2Iは、それぞれ、半導体デバイス103が作製された時点の半導体チップ100の平面図、AA’断面図及びBB’断面図を示す。前述のようにこの半導体デバイス103はいかなる種類のものであってもよいが、本実施例ではCMUTが作製される。具体的には、多数のCMUTが、薄膜102が形成された半導体基板101上に配列されるように作製される。このようなCMUT等の半導体デバイス103は、一般的な半導体製造プロセスによって作製することができる。
【0027】
図2J〜図2Lは、本発明の実施例の半導体チップ100の製造プロセスのうち、半導体基板101を薄膜化する工程の説明図である。
【0028】
具体的には、図2J、図2K及び図2Lは、それぞれ、半導体基板101を薄膜化する工程における半導体チップ100の平面図、AA’断面図及びBB’断面図を示す。半導体基板101の厚さが減少するように加工する具体的な方法は限定しない。例えば、半導体基板101の裏面(すなわち薄膜102が形成されていない側の面)を、一般的な半導体プロセスにおけるものと同様の方法でエッチングしてもよいし、あるいは基板101の裏面を研磨することで薄膜化をおこなってもよい。後述するように、半導体基板101の厚さを調整することによって、所望の曲率半径をもった半導体チップ100を製造することができる。
【0029】
図2M〜図2Pは、本発明の実施例の製造プロセスによって製造された半導体チップ100の説明図である。
【0030】
具体的には、図2M及び図2Nは、それぞれ、半導体基板101の薄膜化が行われた後の半導体チップ100の平面図及びAA’断面図を示す。また、図2O及び図2Pは、いずれも、半導体基板101の薄膜化が行われた後の半導体チップ100のBB’断面図であるが、前者は圧縮応力を持つ薄膜102が形成された場合、後者は引っ張り応力を持つ薄膜102が形成された場合を示す。
(【0031】以降は省略されています)

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