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公開番号2021022734
公報種別公開特許公報(A)
公開日20210218
出願番号2020156271
出願日20200917
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人特許業務法人深見特許事務所
主分類H01L 21/822 20060101AFI20210122BHJP(基本的電気素子)
要約【課題】従来のバックバイアス電圧を発生する回路は、待機状態の電力低減のために駆動力を低くしているため、動作状態と待機状態の遷移時間が長いという問題があった。
【解決手段】バックバイアス発生回路3は、所定の電圧を出力する。所定の電圧は、待機モードにおける基板のバックバイアス電圧である。バイアス制御回路7は、回路ブロック2が動作モードの期間において、電荷を蓄積し、回路ブロック2が動作モードから待機モードへ遷移するときに、蓄積した電荷を回路ブロック1に含まれるMOSFET4の基板に供給し、その後、バックバイアス発生回路3の出力をMOSFET4の基板に供給させる。
【選択図】図1
特許請求の範囲【請求項1】
所定の電圧を出力する電圧発生回路と、
動作モードと、待機モードとの動作状態を有する回路ブロックと、
前記電圧発生回路と前記回路ブロックとの接続を制御する制御回路とを備え、
前記制御回路は、第1スイッチ回路と、第2スイッチ回路と、キャパシタとを有し、
前記動作モード時に、前記第1スイッチ回路は、前記制御回路と前記キャパシタとを接続し、前記電圧発生回路の所定の電圧によって前記キャパシタは充電され、
前記動作モードから前記待機モードへの遷移指示に応じて、前記第1スイッチ回路は、前記電圧発生回路と前記キャパシタとの接続を切り離し、前記第2スイッチ回路は、前記回路ブロックと前記キャパシタとを接続し、前記キャパシタに蓄積された電荷は、前記回路ブロックの基板に供給され、
その後、前記第2スイッチ回路は、前記回路ブロックと前記キャパシタとの接続を切り離し、前記回路ブロックと前記電圧発生回路とを接続する、半導体装置。
続きを表示(約 490 文字)【請求項2】
前記所定の電圧は、前記待機モードにおける、前記回路ブロックに含まれるMOSFETの基板に供給するためのバイアス電圧である、請求項1記載の半導体装置。
【請求項3】
前記MOSFETの前記基板と、前記MOSFETのソース端子およびドレイン端子とが、シリコン酸化膜層で絶縁されている、請求項2記載の半導体装置。
【請求項4】
前記待機モードの時、前記電圧発生回路と前記回路ブロックとの接続によって、前記MOSFETの前記基板は充電される、請求項2記載の半導体装置。
【請求項5】
前記待機モードから前記動作モードへの遷移指示に応じて、前記第2スイッチ回路は、前記回路ブロックと前記電圧発生回路との接続を切り離し、前記回路ブロックと前記キャパシタとを接続する、請求項4記載の半導体装置。
【請求項6】
前記待機モードから前記動作モードへの遷移指示に応じて、前記第2スイッチ回路は、前記回路ブロックと前記キャパシタとの接続を、前記回路ブロックとグランドとの接続に切り替える、請求項5記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置に関し、たとえば、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)のバックバイアス電圧の制御機能を有する半導体装置に関する。
続きを表示(約 4,200 文字)【背景技術】
【0002】
従来から、基板のバックバイアス電圧を制御することによって、MOSFETの閾値電圧を変化させることによって、待機状態でのリーク電流を低減する技術が知られている。
【先行技術文献】
【特許文献】
【0003】
特開2002−93195号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来のバックバイアス電圧を発生する回路は、待機状態の電力低減のために駆動力を低くしているため、動作状態と待機状態の遷移時間が長いという問題があった。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施形態では、バイアス制御回路は、回路ブロックが動作モードの期間において、供給される電荷を蓄積し、回路ブロックが動作モードから待機モードへ遷移するときに、蓄積した電荷を回路ブロックに含まれるMOSFETの基板に供給し、その後、電圧発生回路の出力をMOSFETの基板に供給させる。
【発明の効果】
【0007】
一実施形態によれば、動作状態と待機状態の遷移時間を短くできる。
【図面の簡単な説明】
【0008】
第1の実施形態の半導体装置の構成を表わす図である。
第2の実施形態の半導体装置の構成を表わす図である。
(a)は、バルクのMOSFETの構成を表わす図である。(b)は、SOI(Silicon on Insulator)のMOSFETの構成を表わす図である。
(a)は、バルクのNMOSトランジスタのバックバイアス電圧vsubと閾値電圧VTHの関係を表わす図である。(b)は、バルクのPMOSトランジスタのバックバイアス電圧vsubと閾値電圧VTHの関係を表わす図である。(c)は、SOIのNMOSトランジスタのバックバイアス電圧vsubと閾値電圧VTHの関係を表わす図である。(d)は、SOIのPMOSトランジスタのバックバイアス電圧vsubと閾値電圧VTHの関係を表わす図である。
(a)は、SOIのNMOSトランジスタにおける、バックバイアス電圧vsubとオフ状態でのソース−ドレイン間のリーク電流Ioffの関係の一例を表わす図である。(b)は、SOIのPMOSトランジスタにおける、バックバイアス電圧vsubとオフ状態でのソース−ドレイン間のリーク電流Ioffの関係の一例を表わす図である。
バックバイアス電圧の制御方法の一例を表す図である。
回路ブロックの動作状態と待機状態におけるバックバイアス電圧の制御の一例を表わす図である。
VBBGEN(p)に含まれる回路の構成を表わす図である。
(a)および(b)は、VBBGEN(p)の動作を説明する図である。
VBBGEN(n)に含まれる回路の構成を表わす図である。
(a)および(b)は、VBBGEN(n)の動作を説明する図である。
第2の実施形態のNバイアス制御回路およびPバイアス制御回路の構成を表わす図である。
図12の回路の動作を説明するタイミング図である。
第3の実施形態のNバイアス制御回路Nの構成を表わす図である。
図14の回路の動作の一例を説明するタイミング図である。
図14の回路の動作の別の例を説明するタイミング図である。
第5の実施形態のバイアス制御回路を表わす図である。
全ブロック共通のキャパシタを充電するときのノードvncapnの電圧の時間変化を表わす図である。
機能ブロックごとに順次、キャパシタを充電するときのノードvncapの電圧の時間変化を表わす図である。
チップ内で、機能ブロック毎に異なるバイアス電圧を印加するための基板の断面構造の例を表わす図である。
第6の実施形態のバイアス制御回路を表わす図である。
図21の回路の動作を説明するタイミング図である。
【発明を実施するための形態】
【0009】
以下、本発明の実施の形態について、図面を用いて説明する。
【0010】
[第1の実施形態]
図1は、第1の実施形態の半導体装置1の構成を表わす図である。
【0011】
回路ブロック2は、動作モードと待機モードの2つの動作状態を有する。回路ブロック2は、MOSFET4を備える。
【0012】
バックバイアス発生回路3は、所定の電圧を出力する。所定の電圧は、待機モードにおける基板のバックバイアス電圧である。
【0013】
バイアス制御回路7は、回路ブロック2が動作モードの期間において、電荷を蓄積し、回路ブロック2が動作モードから待機モードへ遷移するときに、蓄積した電荷を回路ブロック1に含まれるMOSFET4の基板に供給し、その後、バックバイアス発生回路3の出力をMOSFET4の基板に供給させる。
【0014】
以上のように、本実施の形態によれば、回路ブロックが動作モードから待機モードへ遷移するときに、初めに、回路ブロックが動作モードの期間において蓄積しておいた電荷をMOSFETの基板に供給する。これによって、初めからバックバイアス発生回路の出力をMOSFETの基板に供給するよりも、動作状態から待機状態へ遷移する時間を短くすることができる。
【0015】
[第2の実施形態]
図2は、第2の実施形態の半導体装置10の構成を表わす図である。
【0016】
この半導体装置10は、バックバイアス電圧の制御機能を有するマイコンである。図2に示すように、半導体装置10は、IC(Integrated Circuit)チップ上にCPU(Central Processing Unit)コア12、SRAM(Static Random Access Memory)14、フラッシュメモリ16、タイマ18、インタフェース20などの機能ブロックを備える。
【0017】
この半導体装置10は、電圧レギュレータ22と、バックバイアス発生回路28とを備える。
【0018】
電圧レギュレータ22は、チップ外部から入力された電源電圧VINを内部電圧VDDに変換して、内部電圧DDを各機能ブロックに供給する。以降の説明において。電圧レギュレータ22は、VDD供給源ともいう。
【0019】
バックバイアス発生回路28は、NMOS用バックバイアス発生回路(VBBGEN(n))24と、PMOS用バックバイアス発生回路(VBBGEN(p))26とを含む。
【0020】
VBBGEN(n)24は、内部電圧VDDからバックバイアス電圧(−VBB)を生成して、各機能ブロックのNMOSトランジスタの基板PSUBに供給する。
【0021】
VBBGEN(p)26は、内部電圧VDDからバックバイアス電圧(VDD+VBB)を生成して、各機能ブロックのPMOSトランジスタの基板NSUBに供給する。
【0022】
MOSFETの閾値電圧VTHは、基板端子への印加電圧であるバックバイアス電圧vsubによって変化させることができる。NMOSトランジスタの場合は、バックバイアス電圧vsubを負にすることによって、閾値電圧VTHの絶対値が大きくなる。PMOSトランジスタの場合は、逆にバックバイアス電圧vsubを正にすることによって、閾値電圧VTHの絶対値が大きくなる。
【0023】
図3(a)は、バルクのMOSFETの構成を表わす図である。
【0024】
バルクMOSFETの場合、基板とMOSFETのソース・ドレイン端子はp−n接合によって接続されているので、バックバイアス電圧に設定可能な電圧は、p−n接合の順方向電流が流れない範囲に制限される。
【0025】
図3(b)は、SOI(Silicon on Insulator)のMOSFETの構成を表わす図である。
【0026】
SOIのMOSFETの場合、基板とMOSFETのソース・ドレイン端子はシリコン酸化膜層で絶縁されている。そのため、バックバイアス電圧に設定可能な電圧は、p−n接合の順方向電流が流れない範囲に制限されない。
【0027】
図4(a)は、バルクのNMOSトランジスタのバックバイアス電圧vsubと閾値電圧VTHの関係を表わす図である。図4(b)は、バルクのPMOSトランジスタのバックバイアス電圧vsubと閾値電圧VTHの関係を表わす図である。図4(c)は、SOIのNMOSトランジスタのバックバイアス電圧vsubと閾値電圧VTHの関係を表わす図である。図4(d)は、SOIのPMOSトランジスタのバックバイアス電圧vsubと閾値電圧VTHの関係を表わす図である。
【0028】
図4(a)〜(d)に示すように、SOIは、バルクに比べてバックバイアス電圧vsubに対する閾値電圧VTHの変化量、つまり、dVTH/dvsubが大きい上に、バックバイアス電圧vsubを変化できる範囲も広いので、全体として閾値電圧VTHの変化量をバルクよりも大きくできる。
【0029】
図5(a)は、SOIのNMOSトランジスタにおける、バックバイアス電圧vsubとオフ状態でのソース−ドレイン間のリーク電流Ioffの関係の一例を表わす図である。
【0030】
図5(b)は、SOIのPMOSトランジスタにおける、バックバイアス電圧vsubとオフ状態でのソース−ドレイン間のリーク電流Ioffの関係の一例を表わす図である。
(【0031】以降は省略されています)

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