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公開番号2021019006
公報種別公開特許公報(A)
公開日20210215
出願番号2019131859
出願日20190717
発明の名称半導体装置およびその製造方法
出願人ルネサスエレクトロニクス株式会社
代理人ポレール特許業務法人
主分類H01L 21/768 20060101AFI20210118BHJP(基本的電気素子)
要約【課題】半導体装置の信頼性を高める。
【解決手段】半導体装置の製造方法は、第1絶縁層上に第1導電膜を形成する工程と、第1導電膜上に第1無機膜を形成する工程と、第1無機膜の一部上に第1エッチングマスクを形成する工程と、第1エッチングマスクを用いて、第1無機膜および第1導電膜をパターニングして、第1配線を形成する工程と、第1無機膜の一部上に第2エッチングマスクを形成する工程と、第2エッチングマスクを用いて、第1無機膜をパターニングする工程と、第1導電膜および第1無機膜を覆うように、第1絶縁層上に第2絶縁層を形成する工程と、第2絶縁層から第1無機膜を露出させる工程と、第2絶縁層から露出している第1無機膜を除去して、第2絶縁層に貫通部を形成する工程と、貫通部を埋めるように、第2絶縁層上に第2導電膜を形成する工程と、を含む。
【選択図】図16
特許請求の範囲【請求項1】
(a)第1絶縁層上に第1導電膜を形成する工程と、
(b)前記第1導電膜上に第1無機膜を形成する工程と、
(c)前記第1無機膜の一部上に第1エッチングマスクを形成する工程と、
(d)前記第1エッチングマスクを用いて、前記第1無機膜および前記第1導電膜をパターニングして、第1配線を形成する工程と、
(e)前記(d)の後、前記第1無機膜の一部上に第2エッチングマスクを形成する工程と、
(f)前記第2エッチングマスクを用いて、前記第1無機膜をパターニングする工程と、
(g)前記(f)の後、前記第1導電膜および前記第1無機膜を覆うように、前記第1絶縁層上に第2絶縁層を形成する工程と、
(h)前記第2絶縁層から前記第1無機膜を露出させる工程と、
(i)前記(h)の後、前記第2絶縁層から露出している前記第1無機膜を除去して、前記第2絶縁層に貫通部を形成する工程と、
(j)前記貫通部を埋めるように、前記第2絶縁層上に第2導電膜を形成する工程と、
を含む、半導体装置の製造方法。
続きを表示(約 1,900 文字)【請求項2】
(k)前記第2導電膜をパターニングして、前記貫通部内を埋めるように前記第2絶縁層上に形成された第2配線を形成する工程をさらに含み、
前記第2配線は、前記第2導電膜で構成されている、
請求項1に記載の半導体装置の製造方法。
【請求項3】
(l)前記(j)の前に、前記貫通部の側面と底面上と、前記第2絶縁層上とに、下層バリアメタル膜を形成する工程と、
(m)前記(j)の後に、前記第2導電膜上に、上層バリアメタル膜を形成する工程と、
をさらに含み、
前記第2配線は、前記下層バリアメタル膜、前記第2導電膜および前記上層バリアメタル膜で構成されている、
請求項2に記載の半導体装置の製造方法。
【請求項4】
(n)前記第2導電膜のうち、前記貫通部外に位置する部分を除去して、前記貫通部内にビアを形成する工程をさらに含み、
前記ビアは、前記第2導電膜で構成されている、
請求項1に記載の半導体装置の製造方法。
【請求項5】
(о)前記(j)および前記(n)の間において、前記貫通部の内面上に下層バリアメタル膜を形成する工程をさらに含み、
前記(n)では、前記第2導電膜および前記下層バリアメタル膜のうち、前記貫通部外に位置する部分を除去し、
前記ビアは、前記下層バリアメタル膜および前記第2導電膜で構成されている、
請求項4に記載の半導体装置の製造方法。
【請求項6】
(p)前記(a)および前記(b)の間において、前記第1導電膜をアニールする工程を含む、請求項1に記載の半導体装置の製造方法。
【請求項7】
前記第1導電膜の材料は、アルミニウム、ルテニウム、コバルト、コバルト−アルミニウム合金、タングステン、モリブデン、ニッケル、ロジウム、イリジウム、亜鉛および銅からなる群から選択される一種である、請求項1に記載の半導体装置の製造方法。
【請求項8】
前記第2導電膜の材料は、アルミニウム、ルテニウム、コバルト、コバルト−アルミニウム合金、タングステン、モリブデン、ニッケル、ロジウム、イリジウム、亜鉛および銅からなる群から選択される一種である、請求項1に記載の半導体装置の製造方法。
【請求項9】
前記下層バリアメタル膜の材料は、チタン、窒化チタン、タングステンチタン、酸化チタン、タンタルおよび窒化タンタルからなる群から選択される少なくとも一種である、請求項3に記載の半導体装置の製造方法。
【請求項10】
前記上層バリアメタル膜の材料は、チタン、窒化チタン、タングステンチタン、酸化チタン、タンタルおよび窒化タンタルからなる群から選択される少なくとも一種である、請求項3に記載の半導体装置の製造方法。
【請求項11】
前記下層バリアメタル膜の材料は、チタン、窒化チタン、タングステンチタン、酸化チタン、タンタルおよび窒化タンタルからなる群から選択される少なくとも一種である、請求項5に記載の半導体装置の製造方法。
【請求項12】
前記第1導電膜および前記第2導電膜が互いに接触する接触面において、前記第1導電膜の側面と前記第2導電膜の側面とは、互いに連続する面を構成している、請求項1に記載の半導体装置の製造方法。
【請求項13】
前記接触面において、前記第1導電膜の幅に対する前記第2導電膜の幅の比は、0.95以上かつ1.05以下である、請求項12に記載の半導体装置の製造方法。
【請求項14】
第1絶縁層と、
前記第1絶縁層上に形成された第1配線と、
前記第1配線を覆うように前記第1絶縁層上に形成されており、かつ前記第1配線に達する貫通部が形成されている第2絶縁層と、
前記貫通部を埋めるように形成されたビアまたは第2配線と、
を有し、
前記第1配線と、前記ビアまたは前記第2配線とが互いに接触する接触面において、前記第1配線の側面と、前記ビアまたは前記第2配線の側面とは、互いに連続する面を構成している、
半導体装置。
【請求項15】
前記接触面において、前記第1配線の幅に対する前記ビアまたは前記第2配線の幅の比は、0.95以上かつ1.05以下である、請求項14に記載の半導体装置。
【請求項16】
前記第2配線は、前記貫通部を埋めるように、前記第2絶縁層上に形成されている、請求項14に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本実施の形態は、半導体装置およびその製造方法に関し、例えば、多層配線層を有する半導体装置およびその製造方法に関する。
続きを表示(約 7,100 文字)【背景技術】
【0002】
半導体装置における多層配線層は、例えば、絶縁層と、当該絶縁層内に形成された配線と、上記絶縁層内に形成され、かつ上記配線と電気的に接続されたビアと、を有する。上記ビアは、上記配線に達するように上記絶縁層に形成された貫通孔を導電膜によって埋めることによって形成され得る(例えば、特許文献1参照)。特許文献1に記載の半導体装置の製造方法では、複数の上記貫通孔が形成される。これにより、上記貫通孔の位置ずれが生じたとしても、複数の上記貫通孔のうち、少なくとも1つの上記貫通孔は、上記配線に達することができる。この結果として、特許文献1に記載の半導体装置では、上記配線および上記ビアは、互いに電気的に接続される。
【先行技術文献】
【特許文献】
【0003】
特開2012−043918号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、微細化がさらに進行すると、上記貫通孔の位置ずれの影響はより顕著になる。上記貫通孔の位置ずれによって、上記ビアが上記配線上に適切に形成されず、上記ビアの一部が、互いに隣り合う2つの配線間に形成されることがある(後述の図15参照)。これにより、互いに隣り合う2つの配線間に存在する上記ビアの一部によって、互いに隣り合う2つの配線の間隔が実質的に小さくなる。この結果として、酸化膜経時破壊(TDDB)特性が低下することがある。すなわち、特許文献1に記載の半導体装置の製造方法では、半導体装置の信頼性を高める観点から改善の余地がある。
【0005】
実施の形態の課題は、半導体装置の信頼性を高めることである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
【課題を解決するための手段】
【0006】
実施の形態に係る半導体装置の製造方法は、第1絶縁層上に第1導電膜を形成する工程と、上記第1導電膜上に第1無機膜を形成する工程と、(c)上記第1無機膜の一部上に第1エッチングマスクを形成する工程と、上記第1エッチングマスクを用いて、上記第1無機膜および上記第1導電膜をパターニングして、第1配線を形成する工程と、(e)上記第1無機膜の一部上に第2エッチングマスクを形成する工程と、(f)上記第2エッチングマスクを用いて、上記第1無機膜をパターニングする工程と、(g)上記第1導電膜および上記第1無機膜を覆うように、上記第1絶縁層上に第2絶縁層を形成する工程と、上記第2絶縁層から上記第1無機膜を露出させる工程と、(i)上記第2絶縁層から露出している上記第1無機膜を除去して、上記第2絶縁層に貫通部を形成する工程と、(j)上記貫通部を埋めるように、上記第2絶縁層上に第2導電膜を形成する工程と、を含む。
【0007】
実施の形態に係る半導体装置は、第1絶縁層と、上記第1絶縁層上に形成された第1配線と、上記第1配線を覆うように上記第1絶縁層上に形成されており、かつ上記第1配線に達する貫通部が形成されている第2絶縁層と、上記貫通部を埋めるように形成されたビアまたは第2配線と、を有し、上記第1配線と、上記ビアまたは上記第2配線とが互いに接触する接触面において、上記第1配線の側面と、上記ビアまたは上記第2配線の側面とは、互いに連続する面を構成している。
【発明の効果】
【0008】
実施の形態によれば、半導体装置の信頼性を高めることができる。
【図面の簡単な説明】
【0009】
図1は、実施の形態1に係る半導体装置の製造方法の一例を示すフローチャートである。
図2は、実施の形態1に係る第1配線層の形成工程に含まれる工程の一例を示すフローチャートである。
図3は、実施の形態1に係る第2配線層の形成工程に含まれる工程の一例を示すフローチャートである。
図4(A)〜図4(C)は、実施の形態1に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図5(A)〜図5(C)は、実施の形態1に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図6(A)〜図6(C)は、実施の形態1に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図7(A)〜図7(C)は、実施の形態1に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図8(A)〜図8(C)は、実施の形態1に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図9(A)〜図9(C)は、実施の形態1に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図10(A)〜図10(C)は、実施の形態1に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図11(A)〜図11(C)は、実施の形態1に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図12(A)〜図12(C)は、実施の形態1に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図13(A)〜図13(C)は、実施の形態1に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図14(A)〜図14(C)は、実施の形態1に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図15(A)および図15(B)は、従来の半導体装置の製造方法に含まれる工程の一例を示す図である。
図16(A)〜図16(C)は、実施の形態1に係る半導体装置の構成の一例を示す要部の図である。
図17(A)〜図17(C)は、実施の形態1の変形例1に係る半導体装置の構成の一例を示す要部の図である。
図18(A)〜図18(C)は、実施の形態1の変形例2に係る半導体装置の構成の一例を示す要部の図である。
図19(A)〜図19(C)は、実施の形態1の変形例3に係る半導体装置の構成の一例を示す要部の図である。
図20は、実施の形態2に係る第1配線層の形成工程に含まれる工程の一例を示すフローチャートである。
図21は、実施の形態2に係る第2配線層の形成工程に含まれる工程の一例を示すフローチャートである。
図22(A)〜図22(C)は、実施の形態2に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図23(A)〜図23(C)は、実施の形態2に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
図24(A)〜図24(C)は、実施の形態2に係る半導体装置の製造方法に含まれる工程の一例を示す図である。
【発明を実施するための形態】
【0010】
以下、実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。各実施の形態および各変形例の少なくとも一部は、互いに任意に組み合わされてもよい。さらに、断面図は、端面図として示されている場合もある。
【0011】
[実施の形態1]
実施の形態1に係る半導体装置SD1では、配線およびビアが一体として形成されている。ここで、「一体」とは、上記配線および上記ビアが、一工程において同じタイミングで形成されることを意味する。
【0012】
(半導体装置の製造方法)
実施の形態1に係る半導体装置SD1の製造方法の一例について説明する。図1は、実施の形態1に係る半導体装置SD1の製造方法の一例を示すフローチャートである。図2は、第1配線層WRL11の形成工程に含まれる工程の一例を示すフローチャートである。図3は、第2配線層WRL12の形成工程に含まれる工程の一例を示すフローチャートである。図4〜図14は、半導体装置SD1の製造方法に含まれる工程の一例を示す図である。図4(A)は、半導体装置SD1の要部平面図であり、図4(B)は、図4(A)のB−B線における要部断面図であり、図4(C)は、図4(A)のC−C線における要部断面図である。図5〜図14についても、図4と同様の対応関係である。
【0013】
実施の形態1に係る半導体装置SD1の製造方法は、図1に示されるように、第1配線層WRL11の形成工程(S100)、第2配線層WRL12の形成工程(S200)、および第3配線層WRL13の形成工程(S300)を含む。第3配線層WRL13の形成工程は、第2配線層WRL12の形成工程と同様の手順を含むため、繰り返しの説明を省略する。以下、第1配線層WRL11の形成工程および第2配線層WRL12の形成工程について、詳細に説明する。
【0014】
1.第1配線層WRL11の形成
第1配線層WRL11の形成工程(S100)は、図2に示されるように、(1)第1導電膜CF1の形成工程(S101)、(2)第1導電膜CF1のアニール工程(S102)、(3)第1無機膜IOF1の形成工程(S103)、(4)第1エッチングマスクEM1の形成工程(S104)、(5)第1パターニング工程(S105)、(6)第2エッチングマスクEM2の形成工程(S106)、(7)第2パターニング工程(S107)、(8)第2絶縁層IL2の形成工程(S108)、(9)第1無機膜IOF1の露出工程(S109)、および(10)貫通部PPの形成工程(S110)を含む。
【0015】
(1)第1導電膜CF1の形成
まず、図4に示されるように、第1絶縁層IL1上に第1導電膜CF1を形成する(S101)。第1絶縁層IL1は、不図示の半導体基板上に形成される多層配線層の一部である。ここで、多層配線層は、2以上の配線層により構成された層である。多層配線層は、絶縁層と、当該絶縁層内に形成された配線およびビア(「プラグ」ともいう)の一方または両方と、を有する層である。当該ビアは、互いに異なる層に形成された2つの配線を電気的に接続する導電体である。
【0016】
第1絶縁層IL1は、例えば、半導体基板上に形成されている。当該半導体基板の主面には、トランジスタおよび抵抗素子などの半導体素子が形成されていてもよい。第1絶縁層IL1の形成方法は、例えば、PECVD法である。なお、第1絶縁層IL1の上面は、CMP法によって、平坦化処理が行われていてもよい。第1絶縁層IL1の材料の例には、酸化シリコン(SiO

)、炭素含有酸化シリコン(SiOC)、ポーラス炭素含有酸化シリコン(SiOC)およびポリマーが含まれる。当該ポリマーの例には、ポリアリーレン、ポリアリルエーテル、ポリイミドおよびベンゾシクロブテン樹脂が含まれる。
【0017】
第1導電膜CF1の形成方法は、例えば、CVD法である。第1導電膜CF1の材料は、アルミニウム、ルテニウム、コバルト、コバルト−アルミニウム合金、タングステン、モリブデン、ニッケル、ロジウム、イリジウム、亜鉛および銅からなる群から選択される一種である。低抵抗な配線を形成する観点からは、第1導電膜CF1の材料は、ルテニウム(Ru)、コバルト(Co)、モリブデン(Mo)またはコバルト−アルミニウム合金(CoAl)であることが好ましい。コストを低減する観点からは、第1導電膜CF1の材料は、アルミニウム(Al)またはタングステン(W)であることが好ましい。
【0018】
第1導電膜CF1の厚さは、必要に応じて適宜調整され得る。たとえば、第1導電膜CF1の厚さは、例えば、10nm以上であってもよいし、300nm以上であってもよい。また、第1導電膜CF1の厚さは、500nm以下であってもよいし、20nm以下であってもよい。
【0019】
(2)第1導電膜CF1のアニール
次いで、第1導電膜CF1をアニールする(S102)。これにより、第1導電膜CF1を構成するグレインサイズを所望の大きさに調整し、第1導電膜CF1により構成される配線の抵抗を低減することができる。たとえば、当該グレインサイズを大きくする観点から、不活性ガス雰囲気下において、第1導電膜CF1をアニールすることが好ましい。上記不活性ガスの種類の例には、アルゴン、ヘリウム、窒素およびネオンが含まれる。また、酸化防止のため、上記不活性ガスは、水素を含有してもよい。
【0020】
アニール温度およびアニール時間などのアニール条件は、第1導電膜CF1の厚さおよび材料などに応じて、適宜調整され得る。実施の形態1では、第1導電膜CF1の材料がルテニウム(Ru)である場合のアニール条件の例について説明する。
【0021】
表面モフォロジーを低減する観点からは、アニール温度は小さいことが好ましい。一方、配線抵抗を低減する観点からは、アニール温度は大きいことが好ましい。このような観点から、アニール温度は、350℃以上かつ600℃以下であることが好ましい。
【0022】
表面モフォロジーを低減する観点からは、アニール時間は小さいことが好ましい。配線抵抗を低減する観点からは、アニール時間は大きいことが好ましい。このような観点から、アニール時間は、第1導電膜CF1の膜質の制御性を高め、かつコストを低減する観点から1分以上かつ2時間以下であることが好ましい。
【0023】
(3)第1無機膜IOF1の形成
次いで、図5に示されるように、第1導電膜CF1上に第1無機膜IOF1を形成する(S103)。第1無機膜IOF1の形成方法は、例えば、CVD法である。
【0024】
第1無機膜IOF1の材料は、多層配線層を構成する絶縁層(後述の第2絶縁層IL2)の材料に対して、ある程度のエッチングレート比を有する材料であればよい。第1無機膜IOF1の材料の例には、酸化アルミニウム(Al



)および窒化シリコン(SiN)が含まれる。
【0025】
(4)第1エッチングマスクEM1の形成
次いで、図6に示されるように、第1無機膜IOF1の一部上に第1エッチングマスクEM1を形成する(S104)。第1エッチングマスクEM1は、例えば、フォトレジストマスクである。第1エッチングマスクEM1の形成方法は、例えば、フォトリソグラフィ法である。第1エッチングマスクEM1は、第1導電膜CF1で構成される配線の形状に応じてパターニングされる。
【0026】
(5)第1パターニング
次いで、図7に示されるように、第1エッチングマスクEM1を用いて、第1無機膜IOF1および第1導電膜CF1をパターニングする(S105)。これにより、第1導電膜CF1で構成される第1配線WR11が、第1絶縁層IL1上に形成される。パターニング方法は、例えば、RIE法である。第1導電膜CF1のエッチングに用いられるガスは、例えば、ハロゲンガスである。なお、第1パターニング後、第1エッチングマスクEM1は除去される。
【0027】
第1導電膜CF1で構成された第1配線WR11の幅は、特に限定されない。たとえば、上記幅は、5nm以上かつ150nm以下である。
【0028】
(6)第2エッチングマスクEM2の形成
次いで、図8に示されるように、第1無機膜IOF1の一部上に第2エッチングマスクEM2を形成する(S106)。第2エッチングマスクEM2の形成工程は、(6−1)有機膜OFの形成工程、(6−2)第2無機膜IOF2の形成工程、および(6−3)レジストマスクRMの形成工程を含む。
【0029】
(6−1)有機膜OFの形成
まず、第1無機膜IOF1および第1導電膜CF1を覆うように、有機膜OFを第1絶縁層IL1上に形成する。有機膜OFの上面は、略平坦な面である。これにより、有機膜OF上には、略均一な厚さを有する膜が形成され得る。結果として、当該膜の上面をCMP法によって平坦化しなくてもよい。
【0030】
たとえば、第1無機膜IOF1および第1導電膜CF1を覆うように、有機膜OFの前駆体を含む塗液を第1絶縁層IL1上に塗布することによって、第1絶縁層IL1上に塗膜を形成した後に、当該塗膜を硬化させることで有機膜OFが形成される。有機膜OFの材料の例には、ポリアクリレート樹脂、エポキシ樹脂、フェノール樹脂およびポリアミド樹脂が含まれる。
(【0031】以降は省略されています)

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