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公開番号2021015883
公報種別公開特許公報(A)
公開日20210212
出願番号2019129512
出願日20190711
発明の名称半導体装置およびその製造方法
出願人エイブリック株式会社
代理人
主分類H01L 21/822 20060101AFI20210115BHJP(基本的電気素子)
要約【課題】高いホールド電圧を持つ半導体装置を提供する。
【解決手段】半導体装置は、エピタキシャル層の表面に隣接して設けられた第1および第2の拡散層と、第1および第2の拡散層上に設けられたゲート酸化膜とゲート電極と、ゲート電極の側面に隣接して設けられたソース拡散層と他方の側面側にシリコン酸化膜を介して設けられたドレイン拡散層と、ドレイン拡散層の下方領域を含みソース拡散層の下方領域に至らない領域に第1および第2の拡散層と離間して設けられた第1の埋め込み層と、第1の埋め込み層よりも低濃度であり、少なくとも第1の埋め込み層の端部からソース拡散層の下方領域方向に延在する領域に第1および第2の拡散層と離間して設けられた第2の埋め込み層と、ドレイン拡散層から第1の埋め込み層にかけて設けられた第3の拡散層を備え、ソース拡散層とゲート電極はメタル配線で電気的に接続されていることを特徴とする。
【選択図】 図1
特許請求の範囲【請求項1】
第1導電型の半導体基板と、
前記半導体基板上に設けられた第1導電型のエピタキシャル層と、
前記エピタキシャル層の表面から内部にかけて互いに隣り合って設けられた第2導電型の第1の拡散層および第1導電型の第2の拡散層と、
前記第1の拡散層および前記第2の拡散層と、を跨ぐように前記エピタキシャル層上にゲート酸化膜を介して設けられたゲート電極と、
平面視において、前記ゲート電極の一方の側面に隣接するように前記第2の拡散層の表面の一部に設けられた第2導電型のソース拡散層と、
端部が前記ゲート酸化膜と接するように、少なくとも前記ゲート電極の他方の側面の側に位置する前記第1の拡散層の表面の一部に設けられたシリコン酸化膜と、
前記シリコン酸化膜の前記ゲート電極とは反対側の側面に隣接して前記第1の拡散層の表面の一部に設けられた第2導電型のドレイン拡散層と、
前記ドレイン拡散層の下方領域を含み前記ゲート電極の側の端部が前記ソース拡散層の下方領域に至らない第1の領域に前記第1の拡散層および第2の拡散層と離間して設けられた第2導電型の第1の埋め込み層と、
前記第1の埋め込み層よりも低濃度であり、少なくとも前記第1の埋め込み層の前記ゲート電極側の端部から前記ソース拡散層の下方領域方向に延在する第2の領域に前記第1の拡散層および第2の拡散層と離間して設けられた第2導電型の第2の埋め込み層と、
前記ドレイン拡散層の底部から前記第1の埋め込み層の上面にかけて設けられた第2導電型の第3の拡散層と、を備え、
前記ソース拡散層と前記ゲート電極がメタル配線を介して電気的に接続されていることを特徴とする半導体装置。
続きを表示(約 1,000 文字)【請求項2】
前記第2の領域が前記ソース拡散層の直下まで延在していることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2の領域が前記ソース拡散層の直下まで延在していないことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記第1の埋め込み層と前記第2の埋め込み層それぞれが前記半導体基板と前記エピタキシャル層との間に設けられていることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記第1の埋め込み層が前記半導体基板と前記エピタキシャル層との間に設けられ、前記第1の領域と前記第2の領域の一部がオーバーラップするようにして前記第2の埋め込み層が前記半導体基板内に設けられており、前記第2の埋め込み層と前記第1の埋め込み層が電気的に導通していることを特徴とする請求項1に記載の半導体装置。
【請求項6】
請求項1乃至4のいずれか一項に記載の半導体装置の製造方法であって、
前記半導体基板の前記第1の領域に対応する領域全面上に開口を有し、前記半導体基板の前記第2の領域に対応する領域上においては島状に複数の開口を有するレジスト層を用いて前記半導体基板に前記第2導電型の不純物イオンを注入するイオン注入工程と、
前記半導体基板上に前記エピタキシャル層を形成する工程と、
熱処理を行い、前記イオン注入工程において注入された不純物イオンを熱拡散させ、前記第1の埋め込み層と前記第2の埋め込み層とを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項7】
請求項1乃至4のいずれか一項に記載の半導体装置の製造方法であって、
前記半導体基板の前記第1の領域に対応する領域全面上に開口を有し、前記半導体基板の前記第2の領域に対応する領域上においてはライン状に複数の開口を有するレジスト層を用いて前記半導体基板に前記第2導電型の不純物イオンを注入するイオン注入工程と、
前記半導体基板上に前記エピタキシャル層を形成する工程と、
熱処理を行い、前記イオン注入工程において注入された不純物イオンを熱拡散させ、前記第1の埋め込み層と前記第2の埋め込み層とを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。

発明の詳細な説明【技術分野】
【0001】
本発明は半導体装置に関し、特にESDからICを保護する半導体装置の構造および製造方法に関する。
続きを表示(約 10,000 文字)【背景技術】
【0002】
現在、車載バッテリーの出力電圧の上昇に伴い、バッテリー直結の半導体ICに搭載されるトランジスタも、高くなった動作電圧帯に対応できるように、高耐圧素子を用いた高電圧化が進んでいる。一方、車載製品への要求からESD(ElectroStatic Discharge)保護の面などで高い安全性が求められている。ICをESDから保護するためには、ICの外部端子をESD保護用のダイオードやトランジスタ(以下、ESD保護素子)を通じて接地させてESDによる過電流をグランドに逃がす方法が一般的である。その際、ESD保護素子は、保護対象のトランジスタの動作電圧帯よりも大きいホールド電圧と呼ばれる電圧を保ちつつESDによる大電流を確実に流す必要があるが、上述のように保護対象のトランジスタの動作電圧帯が高いためにESD保護素子の設計難易度が非常に高くなっている。
【0003】
高耐圧素子を保護するためのESD保護素子には、LDMOS(Laterally Diffused MOS transistor)の構造を有し、ソース拡散層とゲート電極を電気的につなげておくことで常にオフ状態を維持するトランジスタがよく用いられる。しかし、その構造においてホールド電圧を上げるためにチャネル長を伸ばすとESD保護素子自体の破壊電流とトレードオフになってしまう(破壊しやすくなる)ことが多い。したがって、単位チャネル幅あたりに流れる電流量を規定値以下に抑えるためにLDMOSのチャネル幅を大きくしなければならず、面積が増大してしまう。
【0004】
なお、以下の説明において用いるP−、N+等の記号は、半導体領域の導電型と導電型を決定している不純物の濃度の相対的な大小を示している。例えばP型の半導体領域であれば、P−、P、P+の順で不純物濃度が高くなる。N型の半導体領域においても同様である。
ESDからIC内の高耐圧素子を効果的に守る方法として、LDMOSのドレイン拡散層に、深くまで拡散させたN型ウェル領域(sinkerと呼ばれる)を介してN型埋め込み層(N+ Buried Layer:NBLと呼ばれる)を電気的に導通させ、それをコレクタとして使用した縦型のNPNバイポーラトランジスタ構造を用いる方法が知られている(例えば、特許文献1参照)。この方法では、縦型バイポーラトランジスタのベース長(エミッタからコレクタまでの距離)を短くして電流増幅率を大きくすることで、ESDの電流がなるべく縦型バイポーラトランジスタを流れるように工夫している。また、NBLを用いた縦型のNPNバイポーラトランジスタ構造は電流経路の断面積が大きいため電流による破壊が起こりにくいので、ESDが印加された際の大電流を処理することにも適している。
【0005】
また一方で、高耐圧素子を設計するためには低耐圧素子と比べて工程数が多くなる傾向があり、製品の競争力を高めるために製造工程数の削減が求められている。
【先行技術文献】
【特許文献】
【0006】
特開2006−202847号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、特許文献1のような構造には設定できるホールド電圧に上限がある。ホールド電圧を上げるためにはバイポーラトランジスタが動作を始める電圧を高くすれば良いが、それにはベース長を大きくする方法と、ベース・コレクタ間のPN接合を構成する半導体領域の不純物濃度を薄くする方法がある。前者はエミッタから入った電流が再結合しやすくなることで、後者は空乏層が伸びやすくなることで電界が緩和し、ホットキャリアによる基板電流が減るために、バイポーラトランジスタが動作を始める電圧を上昇させることが出来る。
特許文献1の構造ではベース長を伸ばすためにP−活性領域を深くしても、N+ソース領域からNBLまで伸ばすのが限界である。P−活性領域を深くしていくと濃度の薄いN−活性領域が小さくなる、もしくはなくなるのでPN接合の濃度は上昇し、ホールド電圧は下がる方向になってしまうため、効果は薄いといえる。また、NBLを深くするにもエピタキシャル層をより多く積まなければならなくなり、工程の時間増とコスト増大が見込まれるために現実的ではない。したがって、特許文献1の構造では被保護素子の動作電圧がESD保護素子のホールド電圧の上限を上回った際に対応することが出来ない。
【0008】
そこで、本発明は動作電圧が高い被保護素子にも対応できるホールド電圧が大きいESD保護素子を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一実施例に係る半導体装置は、第1導電型の半導体基板と、前記半導体基板上に設けられた第1導電型のエピタキシャル層と、前記エピタキシャル層の表面に互いに隣り合って設けられた第2導電型の第1の拡散層および第1導電型の第2の拡散層と、前記第1の拡散層と前記第2の拡散層とを跨ぐように前記エピタキシャル層上にゲート酸化膜を介して設けられたゲート電極と、平面視において、前記ゲート電極の一方の側面に隣接するように前記第2の拡散層の表面の一部に設けられた第2導電型のソース拡散層と、端部が前記ゲート酸化膜と接するように前記ゲート電極の他方の側面側の前記第1の拡散層の表面の一部に設けられたシリコン酸化膜と、前記シリコン酸化膜の前記ゲート電極とは反対側の側面に隣接して前記第1の拡散層の表面の一部に設けられた第2導電型のドレイン拡散層と、前記ドレイン拡散層の下方領域を含み前記ゲート電極側の端部が前記ソース拡散層の下方領域に至らない第1の領域に前記第1の拡散層および第2の拡散層と離間して設けられた第2導電型の第1の埋め込み層と、前記第1の埋め込み層よりも低濃度であり、少なくとも前記第1の埋め込み層の前記ゲート電極側の端部から前記ソース拡散層の下方領域方向に延在する第2の領域に前記第1の拡散層および第2の拡散層と離間して設けられた第2導電型の第2の埋め込み層と、前記ドレイン拡散層の底部から前記第1の埋め込み層の上面に達するように設けられた第2導電型の第3の拡散層とを備え、前記ソース拡散層と前記ゲート電極がメタル配線を介して電気的に接続されていることを特徴とする。
また、本発明の他の実施例に係る半導体装置の製造方法は、前記半導体基板の前記第1の領域に対応する領域全面上に開口を有し、前記半導体基板の前記第2の領域に対応する領域上においては島状に複数の開口を有するレジスト層を用いて前記半導体基板に前記第2導電型の不純物イオンを注入するイオン注入工程と、前記半導体基板上に前記エピタキシャル層を形成する工程と、熱処理を行い、前記イオン注入工程において注入された不純物イオンを熱拡散させ、前記第1の埋め込み層と前記第2の埋め込み層とを形成する工程とを備えることを特徴とする。
【発明の効果】
【0010】
本発明によれば、動作電圧が高い被保護素子に対応できるホールド電圧を有するESD保護素子を備えた半導体装置を実現できる。
【図面の簡単な説明】
【0011】
本発明の半導体装置の第一の実施形態であるESD保護素子を示す模式的断面図である。
本発明の半導体装置の第一の実施形態であるESD保護素子を示す模式的平面図である。
本発明の半導体装置の第二の実施形態であるESD保護素子を示す模式的断面図である。
本発明の半導体装置の第二の実施形態であるESD保護素子を示す模式的平面図である。
本発明の半導体装置の第三の実施形態であるESD保護素子を示す模式的断面図である。
本発明の半導体装置の第三の実施形態であるESD保護素子を示す模式的平面図である。
(a)本発明の半導体装置の第一の実施形態および第二の実施形態であるESD保護素子の第1の製造方法を示す模式的平面図である。(b)本発明の半導体装置の第一の実施形態および第二の実施形態であるESD保護素子の図7(a)に続く製造方法を示す模式的平面図である。
(a)本発明の半導体装置の第一の実施形態および第二の実施形態であるESD保護素子の第2の製造方法を示す模式的平面図である。(b)本発明の半導体装置の第一の実施形態および第二の実施形態であるESD保護素子の図8(a)に続く製造方法を示す模式的平面図である。
本発明の実施形態に係る半導体装置にESDパルスが入った際のIV特性を示す図である。
【発明を実施するための形態】
【0012】
以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。
【0013】
図1は、本発明の半導体装置の第一の実施形態であるESD保護素子を示す模式的断面図である。
【0014】
図1に示すように、本実施形態の半導体装置は、第1導電型の半導体基板1と、半導体基板1上に設けられた第1導電型のエピタキシャル層2と、エピタキシャル層2の表面に互いに隣り合って設けられた第2導電型の第1の拡散層8および第1導電型の第2の拡散層9と、第1の拡散層8と第2の拡散層9とを跨ぐようにエピタキシャル層2上にゲート酸化膜3を介して設けられたゲート電極4と、を備えている。
さらに、平面視において、ゲート電極4の一方の側面に隣接するように第2の拡散層9の表面の一部に設けられた第2導電型のソース拡散層5と、端部がゲート酸化膜3と接するようにゲート電極4の他方の側面側の第1の拡散層8の表面の一部に設けられたシリコン酸化膜6と、シリコン酸化膜6のゲート電極4とは反対側の側面に隣接して第1の拡散層8の表面の一部に設けられた第2導電型のドレイン拡散層7と、を備えている。
そして、さらにドレイン拡散層7の下方領域を含みゲート電極4側の端部がソース拡散層5の下方領域に至らない第1の領域Aに前記半導体基板1と前記エピタキシャル層2の間に位置するように第1の拡散層8および第2の拡散層9と離間して設けられた第2導電型の第1の埋め込み層11と、第1の埋め込み層11よりも低濃度であり、第1の埋め込み層11のゲート電極4側の端部からソース拡散層5の直下まで延在する第2の領域Bに前記半導体基板1と前記エピタキシャル層2の間に位置するように第1の拡散層8および第2の拡散層9と離間して設けられた第2導電型の第2の埋め込み層12と、ドレイン拡散層7の底部から第1の埋め込み層11の上面に達する第2導電型の第3の拡散層10とを備えている
【0015】
以下、図面による説明は省略するが、ソース拡散層5、ドレイン拡散層7、ゲート電極4に層間絶縁膜を通してコンタクトを形成し、メタル配線、パッシベーション膜などを形成することで半導体装置が完成する。その際、ソース拡散層5とゲート電極4はメタル配線15によって接続しておく。
【0016】
本実施形態における半導体装置であるESD保護素子では、拡散層8と拡散層9をウェルとし、ゲート酸化膜3とゲート電極4とソース拡散層5とシリコン酸化膜6とドレイン拡散層7を備えたLDMOSの構造に、拡散層10と第1の埋め込み層11と第2の埋め込み層12を備えた縦型バイポーラトランジスタの構造を加えた形態をとっている。ここで、縦型バイポーラトランジスタのエミッタの役割はソース拡散層5、ベースの役割は拡散層9及びエピタキシャル層2、コレクタの役割は第2の埋め込み層12と第1の埋め込み層11、拡散層10、ドレイン拡散層7が担っている。
【0017】
本実施形態の半導体装置であるESD保護素子にESDのパルスが入った際の動作原理を説明する。まず、本実施形態がNchLDMOSの構造を備えるなら負、PchLDMOSの構造を備えるなら正の電位のESDパルスがドレイン拡散層7に入った場合を想定する。この場合、ドレイン拡散層7と接続されている第2導電型の拡散層(8、10等)とそれに接する第1導電型の拡散層(エピタキシャル層2、半導体基板1を含む)との間のダイオードが順方向にバイアスされるため、ダイオードの順方向電流によってESDの過電流を流しきる。
続いて、本実施形態がNchLDMOSの構造を備えるなら正、PchLDMOSの構造を備えるなら負の電位のESDパルスがドレイン拡散層7に入った場合を想定する。この場合、電界が最も大きくなるのはLDMOS構造のドレイン拡散層7側の拡散層8とエピタキシャル層2のPN接合であり、また、ゲート電極4により電位を押さえられているゲート電極4下のシリコン表面付近のPN接合である。
ここで、図9を用いてESD保護素子のブレークダウン電圧とホールド電圧について説明する。図9は本発明の実施形態に係る半導体装置にESDパルスが入った際のIV特性を示す図である。縦軸はドレイン電流であり、横軸はドレイン・ソース間電圧である。ESD保護素子のゲート電極とソース拡散層は接続されているので最初ドレイン・ソース間電圧を印加してもドレイン電流は流れないが、ドレイン・ソース間電圧を大きくして行くと、ドレイン・ソース間ブレークダウン電圧BVDSSにおいてドレイン電流が流れ始める(アバランシェ・ブレークダウン)。さらに、電圧を上げると、より大きなドレイン電流がBVDSSよりも低い電圧において流れるような状態に移行する。これをスナップバックと呼び、その時のドレイン・ソース間電圧をホールド電圧と呼ぶ。
再び、図1に戻り説明する。本実施形態のESD保護素子のBVDSSより大きな電圧のESDパルスが入ると上記のPN接合にて電子正孔対が発生し、基板電流が拡散層9およびエピタキシャル層2を流れるためにそこの電位が上昇する。ソース拡散層5をエミッタ、拡散層9とエピタキシャル層2をベース、第2の埋め込み層12をコレクタの入り口としてみると、コレクタに電位が印加されつつベースに電流が供給されたことになるので、バイポーラトランジスタとしての動作を始める。
ここで、バイポーラトランジスタの電流がベースとコレクタのPN接合を通り過ぎる際にも電界により電子正孔対が発生して基板電流が流れる。ESDのパルスのエネルギーが大きい場合に、このバイポーラトランジスタの電流により発生した基板電流のみでまたバイポーラトランジスタ自身がオンできるようになるとアバランシェ・ブレークダウンをしているLDMOSからの基板電流の供給が必要なくなる。なぜなら、バイポーラトランジスタのほうがアバランシェ・ブレークダウンをしているLDMOSよりも低電圧で駆動できるためである。ESD保護素子にかかる電圧はLDMOSのBVDSSに必要な電圧から低電圧にスナップバックし、バイポーラトランジスタのみが動作するようになる。
このようにバイポーラトランジスタのみで電流が流れ続けるようになる電圧がホールド電圧(図9のHold Voltage)である。バイポーラトランジスタのみによる動作が始まると、ESDのパルスによる電流を流しきるまでバイポーラトランジスタは動作し続ける。しかし、もしソースとドレイン間にかかる電源電圧(図9の網掛け部分)よりもホールド電圧が小さいと、ESDの電流を流しきった後もバイポーラトランジスタとしての動作に必要な電圧が供給されていることになるため、ESD保護素子に電流が流れ続けてしまう。したがって、被保護素子の動作電圧より高く、ESD保護素子のホールド電圧が設定されていることが必須である。
【0018】
本実施形態によると、コレクタの入り口である第2の埋め込み層12が第1の埋め込み層11より低濃度になっているために、コレクタに電位が印加された際に空乏層がコレクタの方向に伸びやすくなっている。したがって、通常の埋め込み層(一般的に濃度が濃い)を利用する縦型バイポーラトランジスタよりも電界が弱くなり、バイポーラトランジスタとしての動作のトリガとなる電子正孔対が発生しづらくなるためにホールド電圧を上げることができる。すなわち、通常の埋め込み層より濃度が薄い第2導電型の第2の埋め込み層12と第1導電型のエピタキシャル層2のPN接合が形成されるため、高いホールド電圧を実現できる。
また、埋め込み層の製造方法として、半導体基板1に埋め込み層となる第2導電型のイオン注入を行って拡散させ、エピタキシャル層2を積んだ後にもう一度拡散させるという方法をとるが、第2の埋め込み層12は第1の埋め込み層11に比べて濃度が薄いために拡散される距離が短い。したがって、通常の縦型バイポーラトランジスタと比べて基板表面方向への拡散距離が小さく、ベース長(エミッタであるソース拡散層5からコレクタである第2の埋め込み層12までの距離)が長くなるため、バイポーラトランジスタとしての動作の際に電子と正孔の再結合が起きやすくなりホールド電圧を上げることができる。
【0019】
バイポーラトランジスタとしての動作の際の電流経路としてはソース拡散層5から拡散層9、エピタキシャル層2、第2の埋め込み層12、第1の埋め込み層11、拡散層10を介してドレイン拡散層7に到達する経路と、ソース拡散層5から拡散層9、拡散層8を介してドレイン拡散層7に到達する経路が存在する。後者の経路よりも前者の経路の方が経路の断面積が大きいが、遠回りすることになるので両者の兼ね合いで抵抗の低い方を経路としてバイポーラトランジスタが動作する。したがって、本実施形態の効果を引き出すためには、後者の経路の抵抗が高くなるようにソース拡散層5からドレイン拡散層7までの距離を十分に大きくすることが望ましい。
また、第1の埋め込み層11はソース拡散層5に近いほど抵抗が低くなるためにESDによる電流を流しやすくなり破壊耐性が上がるが、その分、第2の埋め込み層12が小さくなって空乏層の伸びる距離が小さくなるのでホールド電圧が下がってしまう。したがって、第1の埋め込み層11をどこまでソース拡散層に近づけるかは被保護素子の動作電圧と必要とされているESDパルスへの破壊耐性を考慮して設定する。
【0020】
図2は、本発明の半導体装置の第一の実施形態であるESD保護素子を示す模式的平面図である。各層の平面的な拡がりが分かるように、本来見えるはずがない層も描かれている。一方、メタル配線15は描かれていない。
【0021】
図2に示すように、ソース拡散層5とゲート電極4、ドレイン拡散層7でLDMOSを形成しており(拡散層8、拡散層9は図の見やすさのために省略した)、ドレイン拡散層7の周りにある拡散層10を介して第1の埋め込み層11が形成されている。第1の埋め込み層11はソース拡散層5の下には達しておらず、その代わり、第1の埋め込み層11からつながる第2の埋め込み層12がソース拡散層5の下だけでなくその周囲の下にも形成されている。ゲート電極4の下方となるエピタキシャル層2の表面およびソース拡散層5の表面は、シリコン酸化膜6が形成されていないアクティブ領域13となっている。ドレイン拡散層7の表面にもシリコン酸化膜6は形成されていないので、同様にアクティブ領域13となっている。一般に、アクティブ領域13とならない領域の表面にはシリコン酸化膜6が形成されている。
【0022】
図3、図4は、本発明の半導体装置の第二の実施形態であるESD保護素子を示す模式的断面図と平面図である。
【0023】
図3、図4に示すように、第二の実施形態の半導体装置は第一の実施形態に比べ、第2の領域Bが前記ソース拡散層の直下まで延在していないことを特徴とする。第2の埋め込み層12がソース拡散層5の下方領域に入らないことで、ベース長(エミッタであるソース拡散層5からコレクタである第2の埋め込み層22までの距離)が長くなるので、その分電子と正孔の再結合が起こりやすくなるために、第一の実施形態よりもホールド電圧を上昇させることが出来る。
【0024】
図5、図6は、本発明の半導体装置の第三の実施形態であるESD保護素子を示す模式的断面図と平面図である。
【0025】
図5、図6に示すように、本実施形態の半導体装置は第二の実施形態のうち、領域Bが領域Aとオーバーラップしており、第2の埋め込み層32が第1の埋め込み層11よりも深い、半導体基板1内に形成されていることを特徴とする。これにより、第二の実施形態と比べてベース長(エミッタであるソース拡散層5からコレクタである第2の埋め込み層32までの距離)がさらに長くなるため、バイポーラトランジスタとしての動作の際に電子と正孔の再結合が起きやすくなるので、第二の実施形態よりもホールド電圧を上げることができる。
また、第二の実施形態では横方向に距離を伸ばして必要なベース長を確保していたが、本第三実施形態では縦方向にベース長を伸ばすことが出来る分、横方向を縮めることができるので素子の面積を縮小させることが出来る。ただし、本実施形態は第2の埋め込み層32と第1の埋め込み層11の間でイオン注入の深さを変える必要があるために、フォトマスクを1枚追加して別工程で第2の埋め込み層32を形成しなければならない。したがって、面積が小さいが工程を多くするのか、面積が大きいが工程を少なくするのか、一般にはコスト面でのメリットが大きいほうを選ぶことになる。
【0026】
図7(a)、は本発明の半導体装置の第一の実施形態および第二の実施形態であるESD保護素子の第1の製造方法を示す模式的平面図である。図7(b)は図7(a)に続くESD保護素子の製造方法を示す模式的平面図である。
【0027】
図7(a)に示すように、半導体基板1上の領域Aではレジストを全面に開口し(11a)、第2の領域Bでは縦横に整列した多数の島状にレジストを開口して(11b)同時に第2導電型のイオン注入を行う。その後、図7(b)に示すように、熱拡散を行うことによって第1の埋め込み層11および第2の埋め込み層12、22を形成する。第2の領域Bに島状にイオン注入された不純物は熱拡散の際に半導体基板1の表面に対して平行となる水平方向にも拡散しようとするため、第1の領域Aよりも濃度が低くなる。このような製造方法をとることにより、第2の埋め込み層12、22と第1の埋め込み層11の2種類の濃度の埋め込み層を形成するために必要なフォトマスクが1枚のみで良いので製造工程を増やすことなく第一の実施形態および第二の実施形態のESD保護素子を作ることができる。
【0028】
図8(a)、は本発明の半導体装置の第一の実施形態および第二の実施形態であるESD保護素子の第2の製造方法を示す模式的平面図である。図8(b)は図8(a)に続くESD保護素子の製造方法を示す模式的平面図である。
【0029】
図8(a)に示すように、半導体基板1上の領域Aではレジストを全面に開口し(11a)、第2の領域Bでは多数のライン状にレジストを開口して(11b)同時に第2導電型のイオン注入を行う。その後、図8(b)に示すように、熱拡散を行うことによって第1の埋め込み層11および第2の埋め込み層12、22を形成する。第2の領域Bにライン状にイオン注入された不純物は熱拡散の際に水平方向にも拡散しようとするため、第1の領域Aよりも濃度が低くなる。このような製造方法をとることにより、第2の埋め込み層12、22と第1の埋め込み層11の2種類の濃度の埋め込み層を形成するために必要なフォトマスクが1枚のみで良いので製造工程を増やすことなく第一の実施形態および第二の実施形態のESD保護素子を作ることができる。
【0030】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
(【0031】以降は省略されています)

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エイブリック株式会社
基準電圧発生回路
エイブリック株式会社
ボルテージレギュレータ
エイブリック株式会社
半導体装置及びその製造方法
エイブリック株式会社
半導体装置およびその製造方法
エイブリック株式会社
半導体装置およびその検査方法
エイブリック株式会社
光センサ装置およびその製造方法
エイブリック株式会社
電圧電流変換回路、及び充放電制御装置
エイブリック株式会社
充放電制御回路及びこれを備えたバッテリ装置
エイブリック株式会社
チャージポンプ制御回路及びバッテリ制御回路
個人
音響機器部品
個人
一体化プラグ
個人
ゲートウェイ
個人
電池ボックス。
個人
一体型薄型プラグ
個人
ウエハー試験装置
日立金属株式会社
変圧器
個人
青色発光ダイオード
個人
通電火災発生防止具
古河電池株式会社
組電池
東レ株式会社
電子デバイス
京セラ株式会社
コンデンサ
TDK株式会社
トンネル層
三菱製紙株式会社
導電材料
日立金属株式会社
絶縁電線
日本精機株式会社
表示装置
個人
直流電流開閉装置
昭和電工株式会社
全固体電池
株式会社GSユアサ
鉛蓄電池
株式会社ゴビ
ループアンテナ
株式会社GSユアサ
蓄電素子
個人
延長コンセント板
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