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公開番号2021012970
公報種別公開特許公報(A)
公開日20210204
出願番号2019127013
出願日20190708
発明の名称半導体装置およびその検査方法
出願人エイブリック株式会社
代理人
主分類H01L 21/66 20060101AFI20210108BHJP(基本的電気素子)
要約【課題】PCMTEGの測定時間を短縮し、IC製造工程の生産性を向上できる半導体装置を提供する。
【解決手段】半導体基板の表面に形成されたPCMTEG領域100をメインPCMTEG領域101とサブPCMTEG領域102に分け、電気的特性値に規格を有するTEGのすべてをサブPCMTEG領域102にまとめて配置した。
【選択図】図1
特許請求の範囲【請求項1】
半導体基板の表面に形成されたPCMTEG領域を有する半導体装置において、
前記PCMTEG領域には、メインPCMTEG領域とサブPCMTEG領域が設けられ、
前記メインPCMTEG領域には、TEGの種類ごとに区画した複数のTEG種別領域が設けられ、
前記TEGの種類の各々から選択された、電気的特性値に規格を有するTEGのすべてを前記サブPCMTEG領域に配置することを特徴とする半導体装置。
続きを表示(約 740 文字)【請求項2】
前記メインPCMTEG領域には、電気的特性値に規格の無いTEGを配置することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記メインPCMTEG領域には、前記電気的特性値に規格を有するTEGを配置することを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記TEGの種類が、少なくとも、N型MOSトランジスタとP型MOSトランジスタと抵抗体と容量であることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置。
【請求項5】
前記サブPCMTEG領域に隣接してプロービングチェック用TEGを配置することを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体装置。
【請求項6】
半導体基板の表面に形成されたPCMTEG領域を有する半導体装置の検査方法において、
前記PCMTEG領域内のサブPCMTEG領域を識別する工程と、
前記サブPCMTEG領域内のすべてのTEGを順にプロービング検査する工程と、
前記サブPCMTEG領域内の前記すべてのTEGの電気的特性値を規格に対し判定する工程と、
を備えることを特徴とする半導体装置の検査方法。
【請求項7】
前記プロービング検査する工程の前に、プロービングチェック用TEGを利用してプロービングチェックする工程を備えることを特徴とする請求項6に記載の半導体装置の検査方法。
【請求項8】
前記プロービング検査する工程において、前記プロービングチェック用TEGから近い順に前記プロービング検査することを特徴とする請求項7に記載の半導体装置の検査方法

発明の詳細な説明【技術分野】
【0001】
本発明は、PCMTEGを有する半導体装置に関する。
続きを表示(約 7,000 文字)【背景技術】
【0002】
半導体基板に搭載する半導体集積回路装置には、製品となるICチップの他に半導体ウェハ製造工程の出来具合を確認するためのプロセスコントロールモニターテストエレメントグループ(以下、PCMTEGと称す)が配置されている。
【0003】
PCMTEGは、複数のICチップを切り出すためのスクライブライン領域に配置されることもあるし(スクライブラインTEG)、特定の領域にICチップを形成せずに配置する場合もある(外付けTEG)。
【0004】
半導体ウェハ製造工程の終了時付近において、PCMTEGを用いて電気的な測定を行なうことによって、半導体ウェハ製造工程が正常に行なわれたか、製品の特性が狙い通りにできているかを確認することができる。PCMTEGの電気的な測定は、通常、複数のプローブ(探針)を有するプローブカードを用いて、PCMTEG領域に配置された様々な種類のTEGに設けられたパッド領域に針当てをすることにより行なわれる。
【0005】
生産性、製造効率を向上させるために、PCMTEGの測定は、できるだけ短時間で行なえることが求められていた。所望の複数のPCMTEGへの針当てをするためにプローブカードを移動する必要があり、その移動距離により、PCMTEG測定の時間、負荷が増大してしまうため、できるだけ短時間でPCMTEGの測定が行なえることが求められていた。
【0006】
また、PCMTEGへの針当ての不具合があると、測定値が正しく得られなくなり、再度測定をすることが必要になり負荷が増大したり、あるいは、針当て状態が悪いことに気付かずにいた場合、ICの品質異常を見逃したりしてしまうことにも繋がりかねなかった。
【0007】
特許文献1は、スクライブライン上に配置されたPCMTEGとスクライブラインの幅について言及し、半導体ウェハ面内でのICチップ取れ個数を増大する工夫が示されている。
【先行技術文献】
【特許文献】
【0008】
特開2012−174789号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
特許文献1に記載の半導体装置によれば、PCMTEGを配置しない側のスクライブラインの幅を小さくすることに拠り、半導体ウェハ全体から製造できるICの取れ個数を増やすことが可能となり、生産性の向上に寄与できる。しかしながら、PCMTEG測定時間の短縮については言及されておらず、IC製造工程の生産性向上、作業負荷低減のためにPCMTEG測定時間の短縮が必須である。
【0010】
本発明は、上記課題に鑑みなされたもので、PCMTEGの測定時間を短縮することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明の半導体装置が上記目的を達成するために以下の手段を採用する。
半導体基板の表面に形成されたPCMTEG領域を有する半導体装置において、
前記PCMTEG領域には、メインPCMTEG領域とサブPCMTEG領域が設けられ、
前記メインPCMTEG領域には、TEGの種類ごとに区画した複数のTEG種別領域が設けられ、
前記TEGの種類の各々から選択された、電気的特性値に規格を有するTEGのすべてを前記サブPCMTEG領域に配置することを特徴とする半導体装置とする。
【0012】
また、半導体基板の表面に形成されたPCMTEG領域を有する半導体装置の検査方法において、
前記PCMTEG領域内のサブPCMTEG領域を識別する工程と、
前記サブPCMTEG領域内のすべてのTEGを順にプロービング検査する工程と、
前記サブPCMTEG領域内の前記すべてのTEGの電気的特性値を規格に対し判定する工程と、
を備えることを特徴とする半導体装置の検査方法を用いる。
【発明の効果】
【0013】
本発明によれば、PCMTEG領域に設けたサブPCMTEG領域に、電気的特性値に規格を有する複数のTEGをまとめて配置することで、PCMTEGの測定時間を短縮できる。
【図面の簡単な説明】
【0014】
本発明の第1の実施形態に係る半導体装置の模式的平面図である。
本発明の第2の実施形態に係る半導体装置の模式的平面図である。
本発明の第3の実施形態に係る半導体装置の模式的平面図である。
従来の半導体装置の模式的平面図である。
【発明を実施するための形態】
【0015】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
(第1の実施形態)
以下に、第1の実施形態に係る半導体装置について説明する。
本発明の実施形態の説明に先立ち、従来の半導体装置について説明する。
図4は、従来の半導体装置の模式的平面図である。PCMTEG領域500は、半導体ウェハ製造工程の出来具合を評価するための、複数の種類の評価用素子(TEG)からなる領域であり、図4の例では、N型MOSトランジスタTEG領域501、P型MOSトランジスタTEG領域502、抵抗体のTEG領域503、容量のTEG領域504が、評価用素子(TEG)の種類ごとに括られてPCMTEG領域500の中に配置されている。
【0016】
また、PCMTEG領域500内には、電気的特性に規格の無いTEGと電気的特性に規格を有するTEGが不規則に散在して配置され、電気的特性に規格を有するTEGを、電気的特性値に規格を有するN型MOSトランジスタTEG301、電気的特性値に規格を有するP型MOSトランジスタTEG302、電気的特性値に規格を有する抵抗体のTEG303、電気的特性値に規格を有する容量のTEG304、として示している。
【0017】
「電気的特性に規格を有するTEG」には、TEGを測定したときに得られる電気的特性の測定値に対し上限規格あるいは下限規格が設定されていて、「電気的特性に規格を有するTEG」の測定値が上限規格を越える、あるいは下限規格を下回った場合には、測定対象の半導体装置を規格外と判断して再審等の対応を行うこととなる。他方、「電気的特性に規格の無いTEG」には、TEGを測定したときに得られる電気的特性の測定値に対し上限規格あるいは下限規格が設定されていない。
【0018】
上述のように、図4に示した従来の半導体装置においては、電気的特性値に規格を有するN型MOSトランジスタTEG301、電気的特性値に規格を有するP型MOSトランジスタTEG302、電気的特性値に規格を有する抵抗体のTEG303、電気的特性値に規格を有する容量のTEG304は、それぞれが属する同じ種類のTEGの集団が配置される領域、すなわち、N型MOSトランジスタTEG領域501、P型MOSトランジスタTEG領域502、抵抗体のTEG領域503、容量のTEG領域504の中に散在した形で配置されているため、電気的特性値に規格を有するTEGを測定しようとした際には、N型MOSトランジスタTEG領域501、P型MOSトランジスタTEG領域502、抵抗体のTEG領域503、容量のTEG領域504の順に、評価用のプローブカード、あるいは評価用の探針を大きく移動する必要があり長い測定時間を必要とする。また、プロービング状態も都度変化し易く、安定して正確な特性値を得ることが難しい場合もある。
【0019】
次に、本発明の実施形態について説明する。
図1は、本発明の第1の実施形態に係る半導体装置の模式的平面図である。
半導体基板の表面に形成されたPCMTEG領域100は、半導体ウェハ製造工程の出来具合を評価するための、例えばN型MOSトランジスタ、P型MOSトランジスタ、抵抗体、容量など、複数の種類の評価用素子からなる領域である。図示しないが、PCMTEG領域100は、半導体基板内の一箇所あるいは複数個所に配置されている。
【0020】
図1(a)に示した本発明の第1の実施形態においては、図4に示した従来の半導体装置と異なり、PCMTEG領域100にメインPCMTEG領域101とサブPCMTEG領域102を設けた。メインPCMTEG領域101は評価用素子(TEG)の種類ごと区画された複数のTEG種別領域201、202、203、204が設けられている。TEG種別領域201、202、203、204の各々は、例えば、N型MOSトランジスタTEG領域201、P型MOSトランジスタTEG領域202、抵抗体のTEG領域203、容量のTEG領域204に割当てられている。
【0021】
図示するように、メインPCMTEG領域101とサブPCMTEG領域102はともに外形は矩形の形状であって、互いに所定の距離、例えば50〜100μmの距離を設けて離間するように配置したほうが、メインPCMTEG領域101とサブPCMTEG領域102の識別において好適である。また、識別のために、メインPCMTEG領域101とサブPCMTEG領域102のそれぞれに識別マーク(不図示)のが良い。
【0022】
サブPCMTEG領域102には、電気的特性値に規格を有するTEG、すなわち、有規格TEGのみが配置され、電気的特性値に規格を有するN型MOSトランジスタTEG301、電気的特性値に規格を有するP型MOSトランジスタTEG302、電気的特性値に規格を有する抵抗体のTEG303、電気的特性値に規格を有する容量のTEG304がまとめて配置されている。
【0023】
これに対し、メインPCMTEG領域101内のN型MOSトランジスタTEG領域201には電気的特性値に規格の無いN型MOSトランジスタTEG401、P型MOSトランジスタTEG領域202には電気的特性値に規格の無いP型MOSトランジスタTEG402、抵抗体のTEG領域203には電気的特性値に規格を有する抵抗体のTEG403、容量のTEG領域204領域には電気的特性値に規格の無い容量のTEG404、さらには、無TEG部205が配置されている。つまり、メインPCMTEG領域101には、電気的特性値に規格の無いTEG、すなわち、無規格TEGが配置される。この場合、メインPCMTEG領域101に配置されるTEGとサブPCMTEG領域102に配置されるTEGは重複しない構成である。そして、メインPCMTEG領域101に配置された評価用素子(TEG)の種類とサブPCMTEG領域102に配置されたTEGの種類は同じであって、サブPCMTEG領域102に配置されたTEGの個数はTEGの種類の数よりも多い。すなわち、サブPCMTEG領域102にはTEGの種類別に1個以上配置されている。無TEG部205はTEGが配置されていない部分であり、この部分を圧縮してメインPCMTEG領域101の占有面積を小さくすることが可能で、図1において、4×6の行列のメインPCMTEG領域を4×5の行列とすることができる。
【0024】
PCMTEG領域の配置面積に余裕がない場合は、図1(b)に示すように、メインPCMTEG領域101とサブPCMTEG領域102を接して配置することも可能である。この場合、n行×m列のTEGを配するPCMTEG領域100の外形は矩形の形状であって、サブPCMTEG領域102は、矩形のPCMTEG領域100の4隅の少なくとも1隅に接する、または、矩形をなす4辺の1辺に接して設け、残りをメインPCMTEG領域101とするという配置になる。
【0025】
PCMTEG領域100をこのような配置にすることにより、半導体装置の電気的な評価の際に、評価用のプローブカード、あるいは評価用の探針の移動距離が短くなり、測定に要する時間が短縮される。これによって、生産性の向上が図れ、評価工程に携わる作業の負荷を低減することができる。
次に、図1を用いて、本発明の第1の実施形態に係る半導体装置の検査方法について説明する。まず、半導体基板をプロービング装置の検査台に載せ、プロービング装置の光学検査部にてメインPCMTEG領域101とサブPCMTEG領域102のそれぞれに設けられた識別マーク(不図示)を認識し、プロービング検査領域であるサブPCMTEG領域102をプロービング検査領域に設定する。または、あらかじめ入力しておいたサブPCMTEG領域102の半導体基板上の座標を利用してプロービング検査領域を設定する。
【0026】
次に、PCMTEG領域102内の電気的特性値に規格を有する各々のTEG、N型MOSトランジスタTEG301、電気的特性値に規格を有するP型MOSトランジスタTEG302、電気的特性値に規格を有する抵抗体のTEG303、電気的特性値に規格を有する容量のTEG304を順にプロービング検査する。隣接するTEGを順にプロービング検査することでプロービングカードの移動距離が小さくなり、測定時間を短縮でき、生産性の向上が図れる。次に、各々のTEGの測定から得られた電気的特性値を予め決めておいた上限規格、下限規格などの規格を基準に判定する。各々のTEGの電気的特性値が規格外である場合には再審等の対応を行うこととなる。
【0027】
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。
図2は、本発明の第2の実施形態に係る半導体装置の模式的平面図である。図1で説明した第1の実施形態と同じところは、同じ符号を記すことで説明に代える。
図2に示すように、第2の実施形態においては、第1の実施形態と同様、PCMTEG領域100にメインPCMTEG領域101とサブPCMTEG領域102を設け、サブPCMTEG領域102に電気的特性値に規格を有するN型MOSトランジスタTEG301、電気的特性値に規格を有するP型MOSトランジスタTEG302、電気的特性値に規格を有する抵抗体のTEG303、電気的特性値に規格を有する容量のTEG304をまとめて配置した。
【0028】
これに対し、メインPCMTEG領域101には電気的特性値に規格の無いTEGと電気的特性値に規格を有するTEGの両方を配置した。例えば、N型MOSトランジスタTEG領域201には、電気的特性値に規格の無いN型MOSトランジスタTEG401と電気的特性値に規格を有するN型MOSトランジスタTEG301の両方、P型MOSトランジスタTEG領域202には、電気的特性値に規格の無いP型MOSトランジスタTEG402と電気的特性値に規格を有するN型MOSトランジスタTEG302の両方、抵抗体のTEG領域203には、電気的特性値に規格の無い抵抗体のTEG403と電気的特性値に規格を有する抵抗体のTEG303の両方、容量のTEG領域204には、電気的特性値に規格の無い容量のTEG404と電気的特性値に規格を有する容量のTEG304の両方が配置されている。
【0029】
半導体ウェハ製造工程の出来具合を評価するためのPCMTEG測定段階では、第1の実施形態のように、電気的特性値に規格を有する特定のTEG、すなわち、サブPCMTEG領域102内の有規格TEGだけを測定すればよいが、場合によって、電気的特性値に規格の無いTEGと電気的特性値に規格を有するTEGの両方を追加評価(例えば、実験室でマニュアルにて測定するなど)する場合もあり、その際に、電気的特性値に規格を有するTEGだけがメインPCMTEG領域101から離れてサブPCMTEG領域102のみに配置されていると却って不便を生じることがある。
【0030】
メインPCMTEG領域101の占有面積に余裕のある場合、重複する形になるが、サブPCMTEG領域102にまとめて配置した電気的特性値に規格を有するN型MOSトランジスタTEG301、電気的特性値に規格を有するP型MOSトランジスタTEG302、電気的特性値に規格を有する抵抗体のTEG303、電気的特性値に規格を有する容量のTEG304をメインPCMTEG領域101の中にも残すように配置すると便利である。
(【0031】以降は省略されています)

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