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公開番号2021012567
公報種別公開特許公報(A)
公開日20210204
出願番号2019126728
出願日20190708
発明の名称定電圧回路
出願人エイブリック株式会社
代理人
主分類G05F 3/24 20060101AFI20210108BHJP(制御;調整)
要約【課題】任意の定電圧を出力することが可能な定電圧回路を提供する。
【解決手段】ドレインが第1電源端子に接続され、ゲートとソースが接続されたデプレッショントランジスタと、第1電源端子と出力端子の間に接続された分圧回路と、ドレインがデプレッショントランジスタのソースに接続され、ソースが出力端子に接続され、ゲートが分圧回路の出力端子に接続された第1エンハンスメントトランジスタと、ソースが第1電源端子に接続され、ドレインが出力端子に接続され、ゲートが第1エンハンスメントトランジスタのドレインに接続された第2エンハンスメントトランジスタと、一端が出力端子に接続され、他端が第2電源端子に接続されたプルダウン素子と、を備えた定電圧回路。
【選択図】図1
特許請求の範囲【請求項1】
ドレインが第1電源端子に接続され、ゲートとソースが接続された第1導電型のデプレッショントランジスタと、
前記第1電源端子と出力端子の間に接続された分圧回路と、
ドレインが前記デプレッショントランジスタのソースに接続され、ソースが前記出力端子に接続され、ゲートが前記分圧回路の出力端子に接続された第1導電型の第1エンハンスメントトランジスタと、
ソースが前記第1電源端子に接続され、ドレインが前記出力端子に接続され、ゲートが前記第1エンハンスメントトランジスタのドレインに接続された第2導電型の第2エンハンスメントトランジスタと、
一端が前記出力端子に接続され、他端が第2電源端子に接続されたプルダウン素子と、を備え、
前記出力端子に、前記第1電源端子を基準とし、前記分圧回路の分圧比に応じた定電圧を出力することを特徴とする定電圧回路。
続きを表示(約 120 文字)【請求項2】
前記分圧回路は、複数の抵抗で構成されたことを特徴とする請求項1に記載の定電圧回路。
【請求項3】
前記分圧回路が複数のエンハンスメントトランジスタで構成されたことを特徴とする請求項1に記載の定電圧回路。

発明の詳細な説明【技術分野】
【0001】
本発明は、定電圧回路に関する。
続きを表示(約 3,700 文字)【背景技術】
【0002】
図3に、従来の定電圧回路300の回路図を示す。
【0003】
従来の定電圧回路300は、電源端子101と、接地端子102と、出力端子103と、ツェナーダイオード311と、抵抗312とを備えている。
【0004】
定電圧回路300は、電源端子101と接地端子102の間にツェナーダイオード311の降伏電圧以上の電圧を印加する。ツェナーダイオード311は、降伏してその両端に降伏電圧を発生する。抵抗312は、ツェナーダイオード311の電流が流れすぎないように調整する。
【0005】
以上のように、従来の定電圧回路300は、ツェナーダイオード311の降伏現象を利用し、出力端子103から電圧VREFを出力する。電圧VREFは、電源端子101の電圧VDDを基準として生成される(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0006】
特開2006―115594号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、上記のような従来の定電圧回路300の出力電圧は、使用する半導体プロセスによって用意されてたツェナーダイオード311の降伏電圧によって決定されてしまう。
本発明は、任意の定電圧を出力することが可能な定電圧回路を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の定電圧回路は、ドレインが第1電源端子に接続され、ゲートとソースが接続された第1導電型のデプレッショントランジスタと、前記第1電源端子と出力端子の間に接続された分圧回路と、ドレインが前記デプレッショントランジスタのソースに接続され、ソースが前記出力端子に接続され、ゲートが前記分圧回路の出力端子に接続された第1導電型の第1エンハンスメントトランジスタと、ソースが前記第1電源端子に接続され、ドレインが前記出力端子に接続され、ゲートが前記第1エンハンスメントトランジスタのドレインに接続された第2導電型の第2エンハンスメントトランジスタと、一端が前記出力端子に接続され、他端が第2電源端子に接続されたプルダウン素子と、を備え、前記出力端子に、前記第1電源端子を基準とし、前記分圧回路の分圧比に応じた定電圧を出力することを特徴とする。
【発明の効果】
【0009】
本発明の定電圧回路によれば、分圧回路で構成した負帰還ループを備えたので、分圧回路の分圧比を調整することによって、任意の定電圧を出力することが可能となる。
【図面の簡単な説明】
【0010】
本発明の実施形態の定電圧回路を示す回路図である。
本実施形態の定電圧回路の分圧回路の他の例を示す回路図である。
従来の定電圧回路を示す回路図である。
【発明を実施するための形態】
【0011】
以下、本発明の実施形態について、図面を参照して説明する。
【0012】
図1は、本発明の実施形態の定電圧回路100の回路図である。
【0013】
本実施形態の定電圧回路100は、電源端子101と、接地端子102と、出力端子103と、分圧回路120と、デプレッション型のNMOSトランジスタ111と、エンハンスメント型のNMOSトランジスタ112と、エンハンスメント型のPMOSトランジスタ113と、プルダウン素子114を備えている。分圧回路120は、直列に接続された抵抗121と抵抗122を備えている。
【0014】
プルダウン素子114は、例えば、図示したように定電流回路である。
電源端子101は、電圧VDDが印加される。出力端子103は、電圧VREFを出力する。
【0015】
抵抗121は、一端が電源端子101に接続され、他端が抵抗122の一端に接続されている。抵抗122の他端は、出力端子103に接続されている。NMOSトランジスタ111は、ドレインが電源端子101に接続され、ゲートとソースがNMOSトランジスタ112のドレインとPMOSトランジスタ113のゲートに接続されている。NMOSトランジスタ112は、ゲートが抵抗121と抵抗122の接続点(分圧回路120の出力端子)に接続され、ソースが出力端子103に接続されている。PMOSトランジスタ113は、ソースが電源端子101に接続され、ドレインが出力端子103に接続されている。プルダウン素子114は、一端が出力端子103に接続され、他端が接地端子102に接続されている。
【0016】
次に、上記のように構成された定電圧回路100の動作について説明する。
分圧回路120は、電源端子101と出力端子103の端子間電圧を分圧し、分圧電圧をNMOSトランジスタ112のゲートに供給する。NMOSトランジスタ111は、ゲートとソースが接続されているため定電流源として動作し、定電流をNMOSトランジスタ112に供給する。NMOSトランジスタ112は、ゲートとソース間電圧が大きくなるとそのドレイン電圧が低くなり、逆にゲートとソース間電圧が小さくなるとそのドレイン電圧が高くなるように動作する。PMOSトランジスタ113は、NMOSトランジスタ112のドレイン電圧がゲートに入力される、ソース接地増幅回路である。プルダウン素子114は、分圧回路120とNMOSトランジスタ112、PMOSトランジスタ113に最低限の電流を流すために設けられている。
【0017】
定電圧回路100は、このような回路構成によって負帰還ループが構成されるため、NMOSトランジスタ112のゲートソース間の電圧が一定になるように動作して、電源端子101と出力端子103の間に一定の電圧VREFを生成することが出来る。
【0018】
電圧VREFが所望の電圧よりも低下した場合、分圧回路120の2つの入力端子間の電位差が増加し、NMOSトランジスタ112のゲートとソース間の電圧も大きくなる。このときNMOSトランジスタ112のドレイン電圧が低下するため、PMOSトランジスタ113は、ゲート電圧が低下する。従って、PMOSトランジスタ113のドレイン電流が増加するため、出力端子103の電圧VREFが上昇して、所望の値に負帰還制御される。
【0019】
電圧VREFが所望の電圧よりも上昇した場合、分圧回路120の2つの入力端子間の電位差が低下し、NMOSトランジスタ112のゲートとソース間の電圧も小さくなる。このときNMOSトランジスタ112のドレイン電圧が上昇するため、PMOSトランジスタ113は、ゲート電圧が上昇する。従って、PMOSトランジスタ113のドレイン電流が低下するため、出力端子103の電圧VREFが低下して、所望の値に負帰還制御される。
【0020】
そして、電圧VREFは、電源電圧をVDD、分圧回路の分圧比をα、NMOSトランジスタ112のゲートソース間の電圧をVGSとすると、以下の式のように決定される。
VREF=VDD−α*VGS
【0021】
本実施形態の定電圧回路100は、分圧比α、即ち、分圧回路120の抵抗121と抵抗122の抵抗値を変えることによって、任意の定電圧VREFを得ることが可能である。
なお、分圧回路120は、2つの抵抗で構成した例で説明したが、3つ以上の抵抗で構成しても良い。
【0022】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。
【0023】
例えば、分圧回路120は、直列に接続された抵抗121と抵抗122で説明したが、図2に示すように、直列に接続されたエンハンスメント型のNMOSトランジスタ113、114で構成しても良い。また、MOSトランジスタを用いた例を説明したが、バイポーラトランジスタ等を用いてもよい。また、PMOSトランジスタとNMOSトランジスタを入れ替えて、反転した回路構成を用いることも可能である。また、プルダウン素子114は、プルダウン機能を有していれば良く、定電流回路に限定されない。
【符号の説明】
【0024】
100 定電圧回路
111 デプレッション型NMOSトランジスタ
112、221、222 エンハンスメント型NMOSトランジスタ
113 エンハンスメント型PMOSトランジスタ
114 プルダウン素子
120 分圧回路
121、122 抵抗

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