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公開番号2021009865
公報種別公開特許公報(A)
公開日20210128
出願番号2019121420
出願日20190628
発明の名称半導体装置およびその製造方法
出願人ルネサスエレクトロニクス株式会社
代理人特許業務法人筒井国際特許事務所
主分類H01L 21/3205 20060101AFI20201225BHJP(基本的電気素子)
要約【課題】半導体装置の信頼性を高める。
【解決手段】半導体装置の製造方法は、基板の準備工程、第1開口部の形成工程、第1絶縁層の形成工程、第2開口部の形成工程、導電層の埋設工程、保護層の形成工程およびCMP工程を含む。基板は、半導体基板および半導体層を有する。導電層は、半導体層の厚さ方向に沿う隙間が形成されるように第2開口部内に埋められる。保護層は、第2開口部内において、導電層の表面の少なくとも一部上に形成される。CMP工程では、導電層のうち、第2開口部外に形成された部分が除去される。
【選択図】図12
特許請求の範囲【請求項1】
(a)半導体基板と、前記半導体基板上に形成された半導体層と、を有する基板を準備する工程と、
(b)前記半導体層の厚さ方向に沿って前記半導体基板に達するように、前記半導体層を貫通する第1開口部を形成する工程と、
(c)前記第1開口部内および前記基板上に第1絶縁層を形成する工程と、
(d)前記第1開口部の内側面上に前記第1絶縁層が残存し、かつ前記半導体基板が前記第1絶縁層から露出するように、前記第1絶縁層を貫通する第2開口部を形成する工程と、
(e)前記半導体基板に達するように、前記第2開口部内に導電層を埋める工程と、
(f)前記導電層の表面の少なくとも一部上に保護層を形成する工程と、
(g)CMP法によって、前記導電層のうち、前記第2開口部外に形成された部分を除去する工程と、
を含み、
前記(e)において、前記導電層は、前記半導体層の厚さ方向に沿う隙間が形成されるように前記第2開口部内に埋められる、
半導体装置の製造方法。
続きを表示(約 1,300 文字)【請求項2】
前記(f)において、前記保護層は、前記第2開口部内において、前記隙間を閉塞するように、前記導電層の表面の一部上に形成される、請求項1に記載の半導体装置の製造方法。
【請求項3】
前記(f)において、前記保護層は、前記第2開口部内において、前記導電層の表面の全部上に形成される、請求項1に記載の半導体装置の製造方法。
【請求項4】
前記導電層の材料は、タングステンである、請求項1に記載の半導体装置の製造方法。
【請求項5】
前記保護層の材料は、前記導電層の材料の酸化物である、請求項1に記載の半導体装置の製造方法。
【請求項6】
前記保護層の材料は、チタン、窒化チタンおよびシリコンからなる群から選択される少なくとも一種である、請求項1に記載の半導体装置の製造方法。
【請求項7】
(h)前記(f)と前記(g)の間において、前記保護層の表面を酸素プラズマ処理する工程をさらに含み、
前記保護層の材料は、シリコンである、
請求項1に記載の半導体装置の製造方法。
【請求項8】
半導体基板と、前記半導体基板上に形成された半導体層とを有し、かつ前記半導体層の厚さ方向において前記半導体基板に達するように延在し、前記半導体層を貫通している開口部が形成された基板と、
前記半導体基板が前記開口部の内部に露出するように、前記開口部の内側面上および前記基板上に形成された第1絶縁層と、
前記半導体層の厚さ方向に沿う隙間が形成されるように、かつ前記半導体基板に達するように、前記開口部内に形成された導電層と、
前記隙間内において、前記導電層の表面の少なくとも一部上に形成された保護層と、
を有する、半導体装置。
【請求項9】
前記基板および前記第1絶縁層の間に形成された第2絶縁層をさらに有し、
前記開口部は、前記半導体基板に達するように、前記第2絶縁層および前記半導体層を貫通している、
請求項8に記載の半導体装置。
【請求項10】
前記保護層は、前記開口部内において、前記隙間を閉塞するように、前記導電層の表面の一部上に形成されている、請求項8に記載の半導体装置。
【請求項11】
前記保護層は、前記開口部内において、前記導電層の表面の全部上に形成される、請求項8に記載の半導体装置。
【請求項12】
前記導電層の材料は、タングステンを含む、請求項8に記載の半導体装置。
【請求項13】
前記保護層の材料は、前記導電層の材料の酸化物である、請求項8に記載の半導体装置。
【請求項14】
前記保護層の材料は、チタン、窒化チタンおよびシリコンからなる群から選択される少なくとも一種である、請求項8に記載の半導体装置。
【請求項15】
前記保護層は、
シリコン層と、
前記シリコン層上に形成された酸化シリコン層と、
を有する、請求項8に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、基板コンタクト用の導電層を有する半導体装置およびその製造方法に関する。
続きを表示(約 6,200 文字)【背景技術】
【0002】
基板コンタクト用の導電層を有する半導体装置が知られている。当該半導体装置は、半導体基板と、当該半導体基板上に形成された半導体層と、基板コンタクト用の導電層と、を有する。上記基板コンタクト用の導電層は、上記半導体層の厚さ方向において、上記半導体基板に到達するように、上記半導体層を貫通している(例えば、特許文献1参照)。
【0003】
上記基板コンタクトは、上記半導体基板に到達するように、上記半導体層を貫通する開口部を形成した後に、当該開口部を上記導電層で埋めることによって形成される。そして、上記開口部外に形成された上記導電層は、CMP法によって除去される。
【先行技術文献】
【特許文献】
【0004】
特開2015−037099号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記開口部が上記導電層で埋められるとき、上記開口部内において、上記導電層で囲まれた隙間が形成されることがある。CMP工程で用いられる薬液が上記隙間内に侵入することによって、上記導電層の材料と、当該薬液の成分との反応生成物が上記基板コンタクト上に形成されることがある。このため、従来の半導体装置では、上記反応生成物に起因して、互いに隣り合う2つの配線間で、リークが発生することがある。このように、従来の半導体装置の製造方法では、半導体装置の信頼性を高める観点から、改善の余地がある。
【0006】
実施の形態の課題は、半導体装置の信頼性を高めることである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
【課題を解決するための手段】
【0007】
実施の形態に係る半導体装置の製造方法は、基板の準備工程、第1開口部の形成工程、第1絶縁層の形成工程、第2開口部の形成工程、導電層の埋設工程、保護層の形成工程およびCMP工程を含む。上記導電層は、上記半導体層の厚さ方向に沿う隙間が形成されるように上記第2開口部内に埋められる。上記保護層は、前記第2開口部内において、上記導電層の表面の少なくとも一部上に形成される。
【0008】
実施の形態に係る半導体装置は、基板、第1絶縁層、導電層および保護層を有する。上記基板は、半導体基板および半導体層を有する。上記基板には、上記半導体層の厚さ方向において上記半導体基板に達するように、上記半導体層を貫通している開口部が形成されている。上記導電層は、上記開口部内において、上記半導体層の厚さ方向に沿う隙間が形成されるように、かつ上記半導体基板に達するように形成されている。上記保護層は、上記隙間内において、上記導電層の表面の少なくとも一部上に形成されている。
【発明の効果】
【0009】
実施の形態によれば、半導体装置の信頼性を高めることができる。
【図面の簡単な説明】
【0010】
図1は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図2は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図3は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図4は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図5は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図6は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図7は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図8は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図9は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図10は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図11は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図12は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図13は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図14は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図15は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図16は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。
図17は、比較用の半導体装置の構成の一例を示す要部断面図である。
図18は、実施の形態に係る半導体装置の構成の一例を示す要部断面図である。
図19は、図18において破線で示される領域の部分拡大断面図である。
図20は、実施の形態の変形例1に係る半導体装置の構成の一例を示す部分拡大断面図である。
図21は、実施の形態の変形例2に係る半導体装置の構成の一例を示す部分拡大断面図である。
【発明を実施するための形態】
【0011】
以下、実施の形態に係る半導体装置とその製造方法について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。断面図は、端面図として示している場合もある。実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
【0012】
[半導体装置の製造方法]
図1〜図16は、本実施の形態に係る半導体装置SDの製造方法に含まれる工程の一例を示す要部断面図である。図10は、図9において破線で示される領域の部分拡大断面図である。図12は、図11において破線で示される領域の部分拡大断面図である。図14は、図13において破線で示される領域の部分拡大断面図である。
【0013】
本実施の形態に係る半導体装置SDの製造方法は、(1)基板SUBの準備工程、(2)半導体素子SEの形成工程、(3)第1絶縁層IL1の形成工程、(4)第2絶縁層IL2の形成工程、(5)第1開口部OP1の形成工程、(6)第3絶縁層IL3の形成工程、(7)第2開口部OP2およびコンタクトホールCHの形成工程、(8)導電層CLの形成工程、(9)保護層PLの形成工程、(10)CMP工程、(11)配線層WRLの形成工程および(12)パッシベーション膜PVの形成工程、を含む。
【0014】
(1)基板SUBの準備
まず、図1に示されるように、基板SUBを準備する。基板SUBは、半導体基板SSおよび半導体層SLを有する。
【0015】
半導体基板SSは、例えば、p型不純物を含むp型半導体基板またはn型不純物を含むn型半導体基板である。当該p型不純物の例には、ホウ素(B)およびアルミニウム(Al)が含まれる。当該n型不純物の例には、ヒ素(As)およびリン(P)が含まれる。
【0016】
半導体層SLは、第1p型エピタキシャル層PE1、n型埋め込み層NBL、p型埋め込み層PBL、第2p型エピタキシャル層PE2がこの順番で積層された積層体である。半導体層SLは、半導体基板SS上に形成されている。なお、n型埋め込み層NBLおよびp型埋め込み層PBLは、必須の構成要素ではない。基板SUBとの接合分離および素子特性の観点から、半導体層SLは、n型埋め込み層NBLまたはp型埋め込み層PBLを有することが好ましい。
【0017】
第1p型エピタキシャル層PE1は、例えば、エピタキシャル法によって、半導体基板SSの表面に形成される。第1p型エピタキシャル層PE1は、上記p型不純物を含む。第1p型エピタキシャル層PE1の不純物濃度は、例えば、1×10
13
cm
−3
以上かつ1×10
19
cm
−3
以下である。
【0018】
n型埋め込み層NBLは、例えば、第1p型エピタキシャル層PE1の上面の一部または全部に、n型不純物を注入することによって形成される。上記n型不純物の例には、リン(P)およびヒ素(As)が含まれる。n型埋め込み層NBLの不純物濃度は、例えば、1×10
13
cm
−3
以上かつ1×10
19
cm
−3
以下である。
【0019】
p型埋め込み層PBLは、例えば、n型埋め込み層NBLの上面の一部または全部に、p型不純物を注入することによって形成される。p型埋め込み層PBLの不純物濃度は、例えば、1×10
15
cm
−3
以上かつ1×10
21
cm
−3
以下である。
【0020】
第2p型エピタキシャル層PE2は、例えば、エピタキシャル法によって、p型埋め込み層PBLの表面に形成される。第2p型エピタキシャル層PE2は、上記p型不純物を含む。第2p型エピタキシャル層PE2の不純物濃度は、例えば、1×10
13
cm
−3
以上かつ1×10
19
cm
−3
以下である。
【0021】
(2)半導体素子SEの形成
次いで、図2に示されるように、基板SUBの主面上に半導体素子SEおよび第2埋め込み絶縁層BIL2を形成する。ここで、基板SUBの主面は、基板SUBの表面を主として構成している平面である。半導体素子SEは、特に限定されず、平面型MOSFETであってもよいし、横方向拡散型MOSFET(LDMOSFET)であってもよい。本実施の形態では、半導体素子SEは、横方向拡散型MOSFETである。半導体素子SEの形成方法は、特に限定されず、半導体素子の形成方法として公知の方法が採用され得る。
【0022】
本実施の形態では、半導体素子SEは、p型ウェル領域PWR、n型オフセット領域NOR、n型ウェル領域NWR、ソース領域SR、P

領域PR、ドレイン領域DR、第1埋め込み絶縁層BIL1、ゲート絶縁膜GI、ゲート電極GEおよび側壁絶縁膜SWを有する。
【0023】
p型ウェル領域PWRは、第2p型エピタキシャル層PE2の主面の一部に、p型不純物を注入することによって形成される。p型ウェル領域PWRの不純物濃度は、例えば、1×10
14
cm
−3
以上かつ1×10
21
cm
−3
以下である。p型ウェル領域PWRの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
【0024】
n型オフセット領域NORは、第2p型エピタキシャル層PE2のうち、p型ウェル領域PWRと隣り合う領域に、n型不純物を注入することによって形成される。p型ウェル領域PWRの不純物濃度は、例えば、1×10
14
cm
−3
以上かつ1×10
21
cm
−3
以下である。n型オフセット領域NORの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
【0025】
n型ウェル領域NWRは、n型オフセット領域NORの一部に、n型不純物を注入することによって形成される。n型ウェル領域NWRの不純物濃度は、例えば、1×10
14
cm
−3
以上かつ1×10
21
cm
−3
以下である。n型ウェル領域NWRの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
【0026】
ソース領域SRは、p型ウェル領域PWRの一部に、p型不純物を注入することによって形成される。ソース領域SRの不純物濃度は、例えば、1×10
15
cm
−3
以上かつ1×10
21
cm
−3
以下である。ソース領域SRの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
【0027】


領域PRは、p型ウェル領域PWRのうち、ソース領域SRに隣り合う領域に、p型不純物を注入することによって形成される。P

領域PRの不純物濃度は、例えば、1×10
15
cm
−3
以上かつ1×10
21
cm
−3
以下である。P

領域PRの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
【0028】
ドレイン領域DRは、n型ウェル領域NWRの一部に、n型不純物を注入することによって形成される。ドレイン領域DRの不純物濃度は、例えば、1×10
14
cm
−3
以上かつ1×10
21
cm
−3
以下である。ドレイン領域DRの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
【0029】
第1埋め込み絶縁層BIL1は、半導体層SLの主面において、n型ウェル領域NWRと、n型オフセット領域NORとに隣接するように形成される。第1埋め込み絶縁層BIL1は、半導体層SLの主面に形成された凹部を絶縁膜で埋めることによって形成されてもよい。また、第1埋め込み絶縁層BIL1は、LOCOS法によって、半導体層SLの主面の一部を酸化することによって形成されてもよい。第1埋め込み絶縁層BIL1の材料は、例えば、酸化シリコン(SiO

)である。
【0030】
ゲート絶縁膜GIは、半導体層SLの主面のうち、ソース領域SRおよび第1埋め込み絶縁層BIL1の間に位置する部分上に形成される。ゲート絶縁膜GIの材料は、例えば、酸化シリコン(SiO

)である。
(【0031】以降は省略されています)

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