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公開番号2021005979
公報種別公開特許公報(A)
公開日20210114
出願番号2019119880
出願日20190627
発明の名称電子装置
出願人ルネサスエレクトロニクス株式会社
代理人特許業務法人筒井国際特許事務所
主分類H02M 3/155 20060101AFI20201211BHJP(電力の発電,変換,配電)
要約【課題】電子装置の性能を向上する。
【解決手段】電子装置は、スイッチングレギュレータを含む。このとき、スイッチングレギュレータは、ハイサイド素子SW1とローサイド素子SW2とを接続する第1配線部(寄生インダクタンスL1を含む)と、ローサイド素子SW2と接続される第2配線部(寄生インダクタンスL2を含む)とを有する。そして、第1配線部と第2配線部とは、互いに並行する部位200を含む。
【選択図】図5
特許請求の範囲【請求項1】
第1電位と前記第1電位よりも小さい第2電位との間に直列接続されたハイサイド素子とローサイド素子とを含むスイッチングレギュレータを備える電子装置であって、
前記スイッチングレギュレータは、
前記ハイサイド素子と前記ローサイド素子とを接続する第1配線部と、
前記ローサイド素子と接続され、かつ、前記第2電位が印加される第2配線部と、
を有し、
前記第1配線部と前記第2配線部とは、互いに並行する第1部位を含み、
前記スイッチングレギュレータの動作期間は、
前記ハイサイド素子をオンし、かつ、前記ローサイド素子をオフするオン期間と、
前記ハイサイド素子をオンし、かつ、前記ローサイド素子もオンする遷移期間と、
前記ハイサイド素子をオフし、かつ、前記ローサイド素子をオンするオフ期間と、
を有し、
前記遷移期間および前記オフ期間のそれぞれにおいて、前記第1部位では、前記第1配線部を流れる電流の方向と前記第2配線部を流れる電流の方向が、互いに逆方向である、電子装置。
続きを表示(約 1,800 文字)【請求項2】
請求項1に記載の電子装置において、
前記第1配線部と前記第2配線部は、配線基板の第1配線層に形成され、
前記配線基板は、前記第1配線層の1つ下層に位置する第2配線層を有し、
前記第1部位における前記第1配線部と前記第2配線部との間の最大間隔は、前記第1配線層と前記第2配線層との間の間隔よりも小さい、電子装置。
【請求項3】
請求項2に記載の電子装置において、
前記最大間隔は、0.1mm以下である、電子装置。
【請求項4】
請求項1に記載の電子装置において、
平面視において、前記第2配線部は、前記ハイサイド素子と交差する、電子装置。
【請求項5】
請求項1に記載の電子装置において、
前記スイッチングレギュレータは、
前記第1配線部と接続されたインダクタと、
前記インダクタと接続され、かつ、第3電位が印加される第3配線部と、
前記第3配線部と前記第2配線部とに接続されたコンデンサと、
を有し、
前記第2配線部は、前記インダクタと並行する第2部位を含む、電子装置。
【請求項6】
請求項5に記載の電子装置において、
前記インダクタは、巻線から構成され、
前記インダクタを流れる電流の向きが前記第2部位を流れる電流の向きとは逆向きとなるように前記巻線の巻方向が設定されている、電子装置。
【請求項7】
請求項1に記載の電子装置において、
前記電子装置は、
前記ハイサイド素子が形成された第1半導体部品と、
前記ローサイド素子が形成された第2半導体部品と、
前記第1配線部と前記第2配線部とが形成された配線基板と、
を有する、電子装置。
【請求項8】
請求項7に記載の電子装置において、
前記配線基板には、前記第1電位が印加される電源配線部が形成され、
前記第1配線部は、前記電源配線部と離間して配置され、
前記第2配線部は、前記電源配線部と前記第1配線部との間を通り、かつ、前記第1部位の一部を構成する延在部と、前記延在部と接続する大面積部とを含む、電子装置。
【請求項9】
請求項8に記載の電子装置において、
前記第1半導体部品は、前記第2配線部の前記延在部を跨いで、前記電源配線部と前記第1配線部とに接続するように配置され、
前記第2半導体部品は、前記第1配線部と前記第2配線部とに接続するように配置される、電子装置。
【請求項10】
請求項9に記載の電子装置において、
前記配線基板には、第3電位が印加される出力配線部が形成され、
前記電子装置は、さらに、
前記第1配線部と前記出力配線部とに接続するように配置されたインダクタと、
前記大面積部と前記出力配線部とに接続するように配置されたコンデンサと、
を有する、電子装置。
【請求項11】
請求項10に記載の電子装置において、
前記大面積部は、前記インダクタと並行する第2部位を含む、電子装置。
【請求項12】
請求項11に記載の電子装置において、
前記第1配線部と前記第2配線部は、前記配線基板の第1配線層に形成され、
前記配線基板は、前記第1配線層の1つ下層に位置する第2配線層を有し、
前記第2部位における前記大面積部と前記第1配線部との間の最大間隔は、前記第1配線層と前記第2配線層との間の間隔よりも小さい、電子装置。
【請求項13】
請求項12に記載の電子装置において、
前記第2部位における前記大面積部と前記インダクタとの間の間隔は、前記最大間隔よりも小さい、電子装置。
【請求項14】
請求項11に記載の電子装置において、
前記配線基板は、前記第1配線部と前記第2配線部と前記電源配線部と前記出力配線部とが形成された第1配線層とは異なる第2配線層に形成された他配線部を有し、
前記延在部と前記大面積部との接続領域において、前記第2配線部と前記他配線部とがビアで接続される、電子装置。
【請求項15】
請求項10に記載の電子装置において、
前記コンデンサは、複数個存在する、電子装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、電子装置に関し、例えば、スイッチングレギュレータを含む電子装置に適用して有効な技術に関する。
続きを表示(約 5,800 文字)【背景技術】
【0002】
特開2005−294464号公報(特許文献1)には、非絶縁型DC/DCコンバータの小型化および電圧変換効率を向上させる技術が記載されている。
【0003】
特開2018−200953号公報(特許文献2)には、電子装置の性能を向上させる技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
特開2005−294464号公報
特開2018−200953号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
例えば、DC/DCコンバータに代表されるスイッチングレギュレータは、周期的にスイッチング動作を繰り返すことにより、所望の電圧を出力するように構成されている。
【0006】
このようにスイッチングレギュレータでは、スイッチング動作が行なわれるが、スイッチング動作では電流のオン/オフの切り替えが行なわれる。
【0007】
このことから、スイッチングレギュレータに存在する寄生インダクタンスが大きいと、スイッチング動作に起因する電流変化によって発生する高周波ノイズが大きくなる。
【0008】
この結果、スイッチングレギュレータが大きな高周波ノイズの発生源となり、周辺に配置される電子部品に悪影響を及ぼすことになる。したがって、スイッチングレギュレータから発生する高周波ノイズを低減することが望まれている。
【0009】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0010】
一実施の形態における電子装置は、スイッチングレギュレータを含む。このとき、スイッチングレギュレータは、ハイサイド素子とローサイド素子とを接続する第1配線部と、ローサイド素子と接続される第2配線部とを有する。そして、第1配線部と第2配線部とは、互いに並行する第1部位を含む。そして、スイッチングレギュレータの動作期間は、ハイサイド素子をオンし、かつ、ローサイド素子をオフするオン期間と、ハイサイド素子をオンし、かつ、ローサイド素子もオンする遷移期間と、ハイサイド素子をオフし、かつ、ローサイド素子をオンするオフ期間とを有する。ここで、遷移期間およびオフ期間のそれぞれにおいて、第1部位では、第1配線部を流れる電流の方向と第2配線部を流れる電流の方向が、互いに逆方向である。
【発明の効果】
【0011】
一実施の形態によれば、電子装置の性能を向上できる。
【図面の簡単な説明】
【0012】
電子装置の回路構成を示す図である。
ハイサイドMOSトランジスタとローサイドMOSトランジスタのタイミングチャートを示す図である。
関連技術における降圧型DC/DCコンバータを示す回路図である。
関連技術における降圧型DC/DCコンバータの実装レイアウトを示す平面図である。
実施の形態における降圧型DC/DCコンバータを示す回路図である。
オン/オフ動作において降圧型DC/DCコンバータに流れる電流の電流経路を示す回路図である。
遷移期間において降圧型DC/DCコンバータに流れる電流の電流経路を示す回路図である。
オフ/オン動作において降圧型DC/DCコンバータに流れる電流の電流経路を示す回路図である。
実施の形態における降圧型DC/DCコンバータの構成要素である配線基板の配線レイアウトを模式的に示す平面図である。
配線基板上に降圧型DC/DCコンバータの構成部品を搭載した状態を模式的に示す平面図である。
オン/オフ動作において降圧型DC/DCコンバータに流れる電流の電流経路を示す実装レイアウト図である。
遷移期間において降圧型DC/DCコンバータに流れる電流の電流経路を示す実装レイアウト図である。
オフ/オン動作において降圧型DC/DCコンバータに流れる電流の電流経路を示す実装レイアウト図である。
関連技術における伝導EMI特性を示すグラフである。
実施の形態における伝導EMI特性を示すグラフである。
関連技術における降圧型DC/DCコンバータでの負荷電流と電力変換効率との関係を示すグラフである。
実施の形態における降圧型DC/DCコンバータでの負荷電流と電力変換効率との関係を示すグラフである。
変形例における降圧型DC/DCコンバータの実装レイアウトを示す平面図である。
【発明を実施するための形態】
【0013】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0014】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0015】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0016】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0017】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0018】
本実施の形態における技術的思想は、様々な種類のスイッチングレギュレータに幅広く適用することができる。すなわち、本実施の形態における技術的思想は、DC/DC変換方式のスイッチングレギュレータやAC/DC変換方式のスイッチングレギュレータに適用することができる。さらに、本実施の形態における技術的思想は、降圧型や昇圧型や反転型のいずれのスイッチングレギュレータにも適用することができる。
【0019】
以下では、本実施の形態における技術的思想を適用するスイッチングレギュレータの一例として、降圧型DC/DCコンバータを取り挙げて説明する。
【0020】
<DC/DCコンバータの回路構成および動作>
図1は、降圧型DC/DCコンバータCVの回路構成を示す図である。図1に示すように、降圧型DC/DCコンバータCVでは、入力端子TE1とグランド(基準電位)GNDとの間にハイサイドMOSトランジスタQHとローサイドMOSトランジスタQLが直列接続されている。そして、ハイサイドMOSトランジスタQHとローサイドMOSトランジスタQLとの間のノードNAと負荷RL側のグランドGNDとの間にインダクタLと負荷RLが直列接続されており、負荷RLと並列にコンデンサCが接続されている。
【0021】
また、ハイサイドMOSトランジスタQHのゲート電極、および、ローサイドMOSトランジスタQLのゲート電極は、制御回路CCに接続されており、制御回路CCによって、ハイサイドMOSトランジスタQHのオン/オフ動作、および、ローサイドMOSトランジスタQLのオン/オフ動作が制御される。具体的に、制御回路CCは、ハイサイドMOSトランジスタQHをオンする際には、ローサイドMOSトランジスタQLをオフし、ハイサイドMOSトランジスタQHをオフする際には、ローサイドMOSトランジスタQLをオンするように制御する。
【0022】
ここで、例えば、ハイサイドMOSトランジスタQHがオンし、ローサイドMOSトランジスタQLがオフしている場合、入力端子TE1からハイサイドMOSトランジスタQHおよびインダクタLを経由して負荷RLに電流が流れる。その後、ハイサイドMOSトランジスタQHがオフし、ローサイドMOSトランジスタQLがオンすると、まず、ハイサイドMOSトランジスタQHがオフすることから、入力端子TE1からハイサイドMOSトランジスタQHおよびインダクタLを経由して負荷RLに流れる電流が遮断される。すなわち、インダクタLに流れる電流が遮断される。ところが、インダクタLにおいては、電流が減少(遮断)すると、インダクタLを流れる電流を維持しようとする。このとき、ローサイドMOSトランジスタQLがオンしていることから、今度は、グランドGNDからローサイドMOSトランジスタQLおよびインダクタLを経由して負荷RLに電流が流れる。その後、再び、ハイサイドMOSトランジスタQHをオンし、ローサイドMOSトランジスタQLをオフする。このような動作を繰り返すことにより、図1に示す降圧型DC/DCコンバータCVでは、入力端子TE1に入力電圧Vinを入力すると、負荷RLの両端に入力電圧Vinよりも低い出力電圧Voutが出力されることになる。
【0023】
以下では、上述したスイッチング動作を繰り返すことにより、入力端子TE1に入力電圧Vinを入力した場合、負荷RLの両端に入力電圧Vinよりも低い出力電圧Voutが出力される理由について簡単に説明する。なお、以下では、インダクタLを流れる電流が断続しないものとして取り扱うことにする。
【0024】
まず、ハイサイドMOSトランジスタQHは、制御回路CCによる制御により、オン期間T
ON
およびオフ期間T
OFF
でスイッチング動作するものとする。この場合のスイッチング周波数は、f=1/(T
ON
+T
OFF
)となる。
【0025】
ここで、例えば、図1において、負荷RLと並列に挿入されているコンデンサCは、出力電圧Voutを短時間に大きく変動させない機能を有している。つまり、図1に示す降圧型DC/DCコンバータCVでは、負荷RLと並列に比較的大きな容量値のコンデンサCを挿入するため、定常状態では、出力電圧Voutに含まれるリップル電圧は、出力電圧Voutに比べて小さい値になる。このため、スイッチング動作の1周期内での出力電圧Voutの変動は無視できるものとする。
【0026】
最初に、ハイサイドMOSトランジスタQHがオンしている場合を考える。このとき、出力電圧Voutが1周期内で変動しないものと仮定しているため、インダクタLにかかる電圧は、(Vin−Vout)で一定と見なすことができる。この結果、インダクタLのインダクタンスをL1とすると、オン期間T
ON
における電流の増加分ΔI
ON
は、式(1)で与えられる。
【0027】
ΔI
ON
=(Vin−Vout)/L1×T
ON
・・・(1)
次に、ハイサイドMOSトランジスタQHがオフしている場合を考える。この場合、ローサイドMOSトランジスタQLがオンしていることから、インダクタLにかかる電圧は、0−Vout=−Voutとなる。したがって、オフ期間T
OFF
における電流の増加分ΔI
OFF
は、式(2)で与えられる。
【0028】
ΔI
OFF
=−Vout/L1×T
OFF
・・・(2)
このとき、定常状態となると、インダクタLを流れる電流は、スイッチング動作の1周期の間に増減しないことになる。言い換えれば、1周期の間にインダクタLに流れる電流が増減する場合、まだ定常状態に達していないことを意味する。したがって、定常状態では、式(3)が成立する。
【0029】
ΔI
ON
+ΔI
OFF
=0 ・・・(3)
この式(3)に式(1)の関係および式(2)の関係を代入すると、以下に示す式(4)を得ることができる。
【0030】
Vout=Vin×T
ON
/(T
ON
+T
OFF
) ・・・(4)
この式(4)において、T
ON
≧0、および、T
OFF
≧0であることから、Vout<Vinであることがわかる。すなわち、図1に示す降圧型DC/DCコンバータCVは、入力電圧Vinよりも低い出力電圧Voutを出力する回路であることがわかる。そして、式(4)から制御回路CCによるスイッチング動作を制御することにより、オン期間T
ON
とオフ期間T
OFF
を変化させることで、入力電圧Vinよりも低い任意の出力電圧Voutを得ることができることがわかる。特に、オン期間T
ON
とオフ期間T
OFF
とが一定になるように制御すれば、一定の出力電圧Voutを得ることができる。
(【0031】以降は省略されています)

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