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公開番号2020201754
公報種別公開特許公報(A)
公開日20201217
出願番号2019108772
出願日20190611
発明の名称基準電圧発生回路
出願人エイブリック株式会社
代理人
主分類G05F 3/30 20060101AFI20201120BHJP(制御;調整)
要約【課題】電源電圧が急変した場合においても、当該急変に起因する出力電圧の振幅の変動を低減可能な基準電圧発生回路を提供する。
【解決手段】基準電圧発生回路1Aは、第1の入力端11a、第2の入力端11b、電源入力端12、第1の出力端13a、第2の出力端13b、第3の出力端13c、NMOSトランジスタ15及びPMOSトランジスタ16、17,18を有する電流分流回路10と、抵抗22及びダイオードD1と抵抗23とを有する第1の抵抗ダイオード回路20と、抵抗32とダイオードD2とを有する第2の抵抗ダイオード回路30と、反転入力端(-)と非反転入力端(+)と出力端43とを含む帰還制御回路40と、抵抗52を含む抵抗分圧回路50と、第3の出力端13c及び抵抗分圧回路50の一端と接続される出力端子60と、を備える。
【選択図】図1
特許請求の範囲【請求項1】
第1の入力端及び第2の入力端と、電源入力端と、第1から第3の出力端と、前記第1の入力端と接続されるゲートと、前記電源入力端と接続されるドレインと、ソースとを含み、前記電源入力端を介して第1の電源と電気的に接続される第1の電界効果トランジスタと、前記第1の電界効果トランジスタの前記ソースと接続されるソースと、前記第2の入力端と接続されるゲートと、前記第1の出力端と接続されるドレインとを含む第2の電界効果トランジスタと、前記第1の電界効果トランジスタの前記ソースと接続されるソースと、前記第2の入力端と接続されるゲートと、前記第2の出力端と接続されるドレインを含む第3の電界効果トランジスタと、前記第1の電界効果トランジスタの前記ソースと接続されるソースと、前記第2の入力端と接続されるゲートと、前記第3の出力端と接続されるドレインを含む第4の電界効果トランジスタと、を有する電流分流回路と、
抵抗及びダイオードを有し、一端が前記電流分流回路の前記第1の出力端と接続され、他端が第2の電源に接続される第1の抵抗ダイオード回路と、
抵抗及びダイオードを有し、一端が前記電流分流回路の前記第2の出力端と接続され、他端が前記第2の電源に接続される第2の抵抗ダイオード回路と、
前記第1の抵抗ダイオード回路の前記一端と接続される第1の入力端と、前記第2の抵抗ダイオード回路の前記一端と接続される第2の入力端と、前記電流分流回路の前記第1の入力端と接続される出力端と、を含む帰還制御回路と、
抵抗を有し、一端が前記電流分流回路の前記第3の出力端と接続され、他端が前記第2の電源に接続される抵抗回路と、
前記電流分流回路の前記第3の出力端及び前記抵抗回路の前記一端と接続される出力端子と、を備え、
前記第1の電界効果トランジスタは、n型及びp型の一方である第1の極性を有し、
前記第2から第4の電界効果トランジスタは、前記n型及びp型の他方である第2の極性を有する
ことを特徴とする基準電圧発生回路。
続きを表示(約 840 文字)【請求項2】
前記抵抗回路は、直列に接続された第1の抵抗及び第2の抵抗を含み、前記第1の抵抗と前記第2の抵抗との接続点が前記電流分流回路の前記第2の入力端と接続される抵抗分圧回路である請求項1記載の基準電圧発生回路。
【請求項3】
前記電流分流回路の前記第2の入力端は、前記第2の電源と電気的に接続される請求項1に記載の基準電圧発生回路。
【請求項4】
キャパシタを含み、前記帰還制御回路の出力端と前記第2の電源との間に接続される第1の位相補償回路、キャパシタを含み、前記出力端子と前記第2の電源との間に接続される第2の位相補償回路及びキャパシタを含み、前記電流分流回路の、前記第2の入力端と前記第3の出力端との間に接続される第3の位相補償回路から選択される少なくとも何れか1つの位相補償回路を備える請求項1から4の何れか一項に記載の基準電圧発生回路。
【請求項5】
キャパシタを含み、前記電流分流回路の前記第1の出力端と前記第1の抵抗ダイオード回路との間と前記第2の電源との間に接続される第4の位相補償回路及びキャパシタを含み、前記電流分流回路の前記第2の出力端と前記第2の抵抗ダイオード回路との間と前記第2の電源との間に接続される第5の位相補償回路から選択される少なくとも何れか1つの位相補償回路を備える請求項1から4の何れか一項に記載の基準電圧発生回路。
【請求項6】
前記帰還制御回路の前記第2の入力端と前記第2の抵抗ダイオード回路の前記一端との間に接続される抵抗を備える請求項1から5の何れか一項に記載の基準電圧発生回路。
【請求項7】
前記帰還制御回路は、自己の前記第1の入力端に入力される第1の入力電圧と自己の前記第2の入力端に入力される第2の入力電圧との差を増幅した電圧を、自己の前記出力端から出力する差動増幅回路を有する請求項1から6の何れか一項に記載の基準電圧発生回路。

発明の詳細な説明【技術分野】
【0001】
本発明は、基準電圧発生回路に関する。
続きを表示(約 5,600 文字)【背景技術】
【0002】
電源電圧や温度の影響を受けにくく所定の電圧値に安定した電圧を基準電圧として出力する基準電圧発生回路が知られている。基準電圧発生回路の一例は、例えば特開平11−45125号公報に記載されている(特許文献1参照)。
【0003】
図8は、従前の基準電圧発生回路100の構成例を示す回路図であり、特許文献1の図5に示される基準電圧発生回路においてN個のダイオードD2が1個の場合、すなわちN=1の場合と実質的に等価な回路の回路図である。
【0004】
図8に例示される基準電圧発生回路100は、p型の極性を有する電界効果トランジスタ(以下、「PMOSトランジスタ」とする)105〜107と、ダイオード111及び抵抗112並びに抵抗113と、ダイオード115及び抵抗116と、差動増幅回路118と、出力電圧回路120と、出力端子130と、を備えている。
【0005】
PMOSトランジスタ105〜107の各ソースは、それぞれ、電源電圧VDDを与える電源端子103に接続されている。また、PMOSトランジスタ105〜107の各ゲートは、それぞれ、差動増幅回路118の出力端に接続されている。PMOSトランジスタ105のドレインは、ノードN11を介して、3箇所に接続されている。具体的に説明すれば、PMOSトランジスタ105のドレインは、第1箇所として、抵抗112とダイオード111との直列回路を介してGNDに接続(接地)されている。PMOSトランジスタ105のドレインは、第2箇所として、抵抗113を介してGNDに接続(接地)されている。PMOSトランジスタ105のドレインは、第3箇所として、差動増幅回路118の非反転入力端(+)に接続されている。
【0006】
PMOSトランジスタ106のドレインは、ノードN12介して、3箇所に接続されている。具体的に説明すれば、PMOSトランジスタ106のドレインは、第1箇所として、ダイオード115のアノードと接続されている。ダイオード115のカソードは、さらにGNDに接続(接地)されている。PMOSトランジスタ106のドレインは、第2箇所として、抵抗116を介してGNDに接続(接地)されている。PMOSトランジスタ106のドレインは、第3箇所として、差動増幅回路118の反転入力端(−)に接続されている。
【0007】
PMOSトランジスタ107のドレインは、ノードN13介して、2箇所に接続されている。具体的に説明すれば、PMOSトランジスタ107のドレインは、第1箇所として、抵抗123を含む出力電圧回路120を介してGNDに接続(接地)されている。PMOSトランジスタ107のドレインは、第2箇所として、出力端子130と接続されている。
【0008】
基準電圧発生回路100では、PMOSトランジスタ105、106、107によって予め設定された比率のドレイン電流が出力される。このように構成される基準電圧発生回路100では、全体からPMOSトランジスタ107及び抵抗123を除いた残りの部分が帰還制御回路を構成する。この結果、基準電圧発生回路100は、バンドギャップレファレンス回路として動作する。
【0009】
PMOSトランジスタ105のドレイン電流は、ノードN11で分岐し、抵抗112とダイオード111との直列回路と、抵抗113と、をそれぞれ流れる。PMOSトランジスタ106のドレイン電流は、ノードN12で分岐し、ダイオード115と、抵抗116と、をそれぞれ流れる。PMOSトランジスタ107のドレイン電流は、抵抗123を流れる。従って、基準電圧発生回路100では、抵抗123における電圧降下に等しい電圧が出力電圧VOUTとして得られる。
【先行技術文献】
【特許文献】
【0010】
特開平11−45125号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら、図8に例示される基準電圧発生回路100では、電源電圧VDDが急激に上昇又は下降すると、過渡的ではあるものの振幅が大きい電圧が出力電圧VOUTに重畳されるという課題があった。例えば、数μsの間に、電源電圧VDDが1.5Vから6.0V又は6.0Vから1.5Vへ変化すると、数十mV〜数百mVの振幅の変動が出力電圧VOUTに重畳される。
【0012】
基準電圧発生回路の出力は他の回路が動作を行う際に基準となる電圧として用いられることが多い。例えば、LDOやDC/DCコンバーター等の電源電圧出力回路の出力電圧の基準となったり、増幅回路やフィルター等の信号処理回路のバイアス電圧や振幅電圧の基準となったりする。基準電圧発生回路の出力電圧を基準にして動作するこれらの回路の出力電圧は、基準電圧発生回路の出力電圧の変動の影響を受けて、同等又は比例関係分だけ変動してしまう。このように、基準電圧発生回路における出力電圧の変動は、他の回路における動作の偏差や誤差を生じさせるため、小さいほど好ましい。
【0013】
本発明は、上記課題を解決するため、電源電圧が急激に変動した場合においても、当該変動に起因する出力電圧の振幅の変動を低減可能な基準電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明に係る基準電圧発生回路は、上述した課題を解決するため、第1の入力端及び第2の入力端と、電源入力端と、第1から第3の出力端と、前記第1の入力端と接続されるゲートと、前記電源入力端と接続されるドレインと、ソースとを含み、前記電源入力端を介して第1の電源と電気的に接続される第1の電界効果トランジスタと、前記第1の電界効果トランジスタの前記ソースと接続されるソースと、前記第2の入力端と接続されるゲートと、前記第1の出力端と接続されるドレインとを含む第2の電界効果トランジスタと、前記第1の電界効果トランジスタの前記ソースと接続されるソースと、前記第2の入力端と接続されるゲートと、前記第2の出力端と接続されるドレインを含む第3の電界効果トランジスタと、前記第1の電界効果トランジスタの前記ソースと接続されるソースと、前記第2の入力端と接続されるゲートと、前記第3の出力端と接続されるドレインを含む第4の電界効果トランジスタと、を有する電流分流回路と、抵抗及びダイオードを有し、一端が前記電流分流回路の前記第1の出力端と接続され、他端が第2の電源に接続される第1の抵抗ダイオード回路と、抵抗及びダイオードを有し、一端が前記電流分流回路の前記第2の出力端と接続され、他端が前記第2の電源に接続される第2の抵抗ダイオード回路と、前記第1の抵抗ダイオード回路の前記一端と接続される第1の入力端と、前記第2の抵抗ダイオード回路の前記一端と接続される第2の入力端と、前記電流分流回路の前記第1の入力端と接続される出力端と、を含む帰還制御回路と、抵抗を有し、一端が前記電流分流回路の前記第3の出力端と接続され、他端が前記第2の電源に接続される抵抗回路と、前記電流分流回路の前記第3の出力端及び前記抵抗回路の前記一端と接続される出力端子と、を備え、前記第1の電界効果トランジスタは、n型及びp型の一方である第1の極性を有し、前記第2から第4の電界効果トランジスタは、前記n型及びp型の他方である第2の極性を有することを特徴とする。
【発明の効果】
【0015】
本発明によれば、電源電圧が急激に変動した場合においても、当該変動に起因する出力電圧の振幅の変動を低減できる。
【図面の簡単な説明】
【0016】
第1の実施形態に係る基準電圧発生回路の第1の構成例を示す回路図。
第1の実施形態に係る基準電圧発生回路の第2の構成例を示す回路図。
第2の実施形態に係る基準電圧発生回路の構成例を示す回路図。
(A)及び(B)は、それぞれ、電流分流回路と抵抗ダイオード回路との間に接続される位相補償回路の構成例を示す回路図。
第3の実施形態に係る基準電圧発生回路の構成例を示す回路図。
第1の変形例に係る基準電圧発生回路の構成例を示す回路図。
第2の変形例に係る基準電圧発生回路の構成例を示す回路図。
従前の基準電圧発生回路の構成例を示す回路図。
【発明を実施するための形態】
【0017】
以下、本発明の実施形態に係る基準電圧発生回路を、図面を参照して説明する。
[第1の実施形態]
図1は、第1の実施形態に係る基準電圧発生回路の一例である基準電圧発生回路1Aの構成を示す回路図である。
【0018】
基準電圧発生回路1Aは、電流分流回路10と、抵抗ダイオード回路20と、抵抗ダイオード回路30と、帰還制御回路40と、抵抗分圧回路50と、出力端子60と、を備える。また、基準電圧発生回路1Aには、第1の電源と電気的に接続される電源端子3と、第2の電源としてのGNDと電気的に接続(接地)される接地端子とが配置されている。
【0019】
電流分流回路10は、第1の入力端としての入力端11aと、第2の入力端としての入力端11bと、電源入力端12と、第1の出力端としての出力端13aと、第2の出力端としての出力端13bと、第3の出力端としての出力端13cと、を有している。
【0020】
第1の抵抗ダイオード回路としての抵抗ダイオード回路20は、ノードN1と接続される一端と、接地される他端と、を有している。第2の抵抗ダイオード回路としての抵抗ダイオード回路30は、ノードN2と接続される一端と、接地される他端と、を有している。
【0021】
帰還制御回路40は、出力端13aと接続される第1の入力端としての反転入力端(−)と、出力端13bと接続される第2の入力端としての非反転入力端(+)と、出力端とを含む差動増幅回路41と、差動増幅回路41の出力端と接続されている出力端43と、を有している。
【0022】
抵抗回路としての抵抗分圧回路50は、直列に接続された抵抗51及び抵抗52を有し、抵抗51側の端であり一端が出力端13cと接続され、抵抗52側の端である他端が接地されている。
【0023】
出力端13aは、ノードN1と接続されており、ノードN1を介して、抵抗ダイオード回路20の一端及び差動増幅回路41の反転入力端と接続されている。出力端13bは、ノードN2と接続されており、ノードN2を介して、抵抗ダイオード回路30の一端及び差動増幅回路41の非反転入力端と、それぞれ、接続されている。また、出力端43と入力端11aとが接続されている。従って、電流分流回路10及び帰還制御回路40によって、帰還ループが、形成されている。
【0024】
また、電流分流回路10は、ノードN1を介して抵抗ダイオード回路20と接続され、ノードN2を介して抵抗ダイオード回路30と接続されている。
【0025】
入力端11bは、抵抗51と抵抗52との接続点であるノードN3と接続されている。また、出力端13cは、抵抗分圧回路50の一端と接続されている。従って、電流分流回路10は、抵抗分圧回路50から電圧の入力及び抵抗分圧回路50へ電圧の出力が可能に接続されている。出力端13cと抵抗分圧回路50の一端との接続点には、出力端子60が接続されている。さらに、電源入力端12は、電源電圧VDDを供給する電源端子3と接続されている。
【0026】
続いて、電流分流回路10、抵抗ダイオード回路20、30、帰還制御回路40及び抵抗分圧回路50の各回路について説明する。
【0027】
電流分流回路10は、入力端11a、11b、電源入力端12及び出力端13a〜13cに加え、n型の極性を有する電界効果トランジスタ(以下、「NMOSトランジスタ」とする)15と、p型の極性を有する電界効果トランジスタ(PMOSトランジスタ)16〜18と、を有している。
【0028】
第1の電界効果トランジスタとしてのNMOSトランジスタ15は、n型及びp型の一方の極性である第1の極性としてのn型の極性を有する。NMOSトランジスタ15は、入力端11aと接続されるゲートと、電源入力端12と接続されるドレインと、ソースと、を含んでいる。
【0029】
第2の電界効果トランジスタとしてのPMOSトランジスタ16は、n型及びp型の他方の極性である第2の極性としてのp型の極性を有する。PMOSトランジスタ16は、ゲートと、NMOSトランジスタ15のソースと接続されるソースと、このソースと接続(短絡)されるバックゲートと、出力端13aと接続されるドレインと、を含んでいる。
【0030】
第3の電界効果トランジスタとしてのPMOSトランジスタ17は、第2の極性としてのp型の極性を有し、ゲートと、NMOSトランジスタ15のソースと接続されるソースと、このソースと接続されるバックゲートと、出力端13bと接続されるドレインと、を含んでいる。
(【0031】以降は省略されています)

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