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公開番号2020198720
公報種別公開特許公報(A)
公開日20201210
出願番号2019104241
出願日20190604
発明の名称電源装置
出願人矢崎総業株式会社
代理人特許業務法人虎ノ門知的財産事務所
主分類H02M 3/28 20060101AFI20201113BHJP(電力の発電,変換,配電)
要約【課題】複数の異なる電圧の電力を適正に供給することができる電源装置を提供する。
【解決手段】多出力電源装置1は、インダクタL1と、第1出力端子61と、第2出力端子62と、FETQ1と、FETQ2と、チョッパ回路70と、制御部80とを備える。FETQ1は、インダクタL1から第1出力端子61に出力される電流を調整する。FETQ2は、インダクタL1から第2出力端子62に出力される電流を調整する。チョッパ回路70は、FETQ3及びインダクタL2を有する。FETQ3は、FETQ2に並列に接続され、電流を通電又は遮断する。インダクタL2は、FETQ3と第2出力端子62との間に設けられる。制御部80は、例えば、FETQ3をオンすることで第1出力端子61からの電位を引き下げ、FETQ2のドレイン端子とソース端子との間の電位差を0とし、FETQ2をオンしたときのスイッチング損失を抑制する。
【選択図】図1
特許請求の範囲【請求項1】
一端から入力した電力を他端に出力する電力変換用インダクタと、
前記電力変換用インダクタの他端に接続され電力を出力する第1出力端子と、
前記第1出力端子とは異なる端子であり前記電力変換用インダクタの他端に接続され電力を出力する第2出力端子と、
前記電力変換用インダクタの他端と前記第1出力端子との間に設けられ前記電力変換用インダクタから前記第1出力端子に出力される電流を調整する第1スイッチング素子と、
前記電力変換用インダクタの他端と前記第2出力端子との間に設けられ前記電力変換用インダクタから前記第2出力端子に出力される電流を調整する第2スイッチング素子と、
前記第2スイッチング素子に並列に接続され電流を通電又は遮断する第3スイッチング素子、及び、前記第3スイッチング素子と前記第2出力端子との間に設けられるソフトスイッチング用インダクタを有するソフトスイッチング回路と、
前記第1スイッチング素子、前記第2スイッチング素子、及び、前記ソフトスイッチング回路を制御する制御部と、を備え、
前記制御部は、前記第3スイッチング素子をオンすることで前記第1出力端子からの電位を引き下げ、第2スイッチング素子の入力端子と出力端子との間の電位差を0とし、第2スイッチング素子をオンしたときのスイッチング損失を抑制することを特徴とする電源装置。
続きを表示(約 500 文字)【請求項2】
前記制御部は、前記第1スイッチング素子をオンし、且つ、前記第2スイッチング素子及び前記第3スイッチング素子をオフすることで、前記第1出力端子から第1電力を出力する第1電力出力モードと、
前記第2スイッチング素子をオンし、且つ、前記第1スイッチング素子及び前記第3スイッチング素子をオフすることで、記第2出力端子から第2電力を出力する第2電力出力モードとを有し、
前記第1電力出力モードから前記第2電力出力モードに切り替える場合、前記第1スイッチング素子及び前記第2スイッチング素子をオフし、且つ、前記第3スイッチング素子をオンすることで、前記第1スイッチング素子の寄生ダイオードの逆回復特性に起因して流れる電流を前記第2出力端子に出力する請求項1に記載の電源装置。
【請求項3】
前記ソフトスイッチング回路は、前記第1出力端子から出力される電力の電圧を降圧して前記第2出力端子に出力する降圧チョッパ回路を構成し、且つ、前記第2出力端子から出力される電力の電圧を昇圧して前記第1出力端子に出力する昇圧チョッパ回路を構成する請求項1又は2に記載の電源装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、電源装置に関する。
続きを表示(約 6,900 文字)【背景技術】
【0002】
従来、電源装置として、例えば、単一のインダクタと、複数のスイッチング素子とを備え、単一のインダクタから出力される電力を、複数のスイッチング素子により複数の異なる電圧の電力に変換して出力する単一インダクタマルチ出力回路がある。なお、特許文献1には、中間タップ付きコイルを備え、複数の電圧の電力を供給するスイッチング電源装置が開示されている。
【先行技術文献】
【特許文献】
【0003】
特開2004−135442号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、上述の単一インダクタマルチ出力回路は、例えば、スイッチング素子の寄生ダイオードの逆回復特性に起因して流れる電流によりノイズが発生し、このノイズによりスイッチング損失が生じるおそれがある。
【0005】
そこで、本発明は、上記に鑑みてなされたものであって、複数の異なる電圧の電力を適正に供給することができる電源装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
上述した課題を解決し、目的を達成するために、本発明に係る電源装置は、一端から入力した電力を他端に出力する電力変換用インダクタと、前記電力変換用インダクタの他端に接続され電力を出力する第1出力端子と、前記第1出力端子とは異なる端子であり前記電力変換用インダクタの他端に接続され電力を出力する第2出力端子と、前記電力変換用インダクタの他端と前記第1出力端子との間に設けられ前記電力変換用インダクタから前記第1出力端子に出力される電流を調整する第1スイッチング素子と、前記電力変換用インダクタの他端と前記第2出力端子との間に設けられ前記電力変換用インダクタから前記第2出力端子に出力される電流を調整する第2スイッチング素子と、前記第2スイッチング素子に並列に接続され電流を通電又は遮断する第3スイッチング素子、及び、前記第3スイッチング素子と前記第2出力端子との間に設けられるソフトスイッチング用インダクタを有するソフトスイッチング回路と、前記第1スイッチング素子、前記第2スイッチング素子、及び、前記ソフトスイッチング回路を制御する制御部と、を備え、前記制御部は、前記第3スイッチング素子をオンすることで前記第1出力端子からの電位を引き下げ、第2スイッチング素子の入力端子と出力端子との間の電位差を0とし、第2スイッチング素子をオンしたときのスイッチング損失を抑制することを特徴とする。
【0007】
上記電源装置において、前記制御部は、前記第1スイッチング素子をオンし、且つ、前記第2スイッチング素子及び前記第3スイッチング素子をオフすることで、前記第1出力端子から第1電力を出力する第1電力出力モードと、前記第2スイッチング素子をオンし、且つ、前記第1スイッチング素子及び前記第3スイッチング素子をオフすることで、記第2出力端子から第2電力を出力する第2電力出力モードとを有し、前記第1電力出力モードから前記第2電力出力モードに切り替える場合、前記第1スイッチング素子及び前記第2スイッチング素子をオフし、且つ、前記第3スイッチング素子をオンすることで、前記第1スイッチング素子の寄生ダイオードの逆回復特性に起因して流れる電流を前記第2出力端子に出力することが好ましい。
【0008】
上記電源装置において、前記ソフトスイッチング回路は、前記第1出力端子から出力される電力の電圧を降圧して前記第2出力端子に出力する降圧チョッパ回路を構成し、且つ、前記第2出力端子から出力される電力の電圧を昇圧して前記第1出力端子に出力する昇圧チョッパ回路を構成することが好ましい。
【発明の効果】
【0009】
本発明に係る電源装置は、第1スイッチング素子の寄生ダイオードの逆回復特性に起因して流れる電流を第2出力端子に出力するので、当該電流によるノイズが第2スイッチング素子のスイッチング動作に影響することを抑制でき、複数の異なる電圧の電力を適正に供給することができる。
【図面の簡単な説明】
【0010】
図1は、実施形態に係る多出力電源装置の構成例を示す回路図である。
図2は、実施形態に係る多出力電源装置の第1動作例を示す回路図である。
図3は、実施形態に係る多出力電源装置の第1動作例を示すシーケンス図である。
図4は、実施形態に係る多出力電源装置の第2動作例を示す回路図である。
図5は、実施形態に係る多出力電源装置の第2動作例を示すシーケンス図である。
図6は、実施形態に係る多出力電源装置の第3動作例を示す回路図である。
図7は、実施形態に係る多出力電源装置の第3動作例を示すシーケンス図である。
図8は、実施形態に係る多出力電源装置の第4動作例を示す回路図である。
図9は、実施形態に係る多出力電源装置の第4動作例を示すシーケンス図である。
図10は、実施形態に係る多出力電源装置の第5動作例を示す回路図である。
図11は、実施形態に係る多出力電源装置の第5動作例を示すシーケンス図である。
図12は、実施形態に係る多出力電源装置の第6動作例を示す回路図である。
図13は、実施形態に係る多出力電源装置の第6動作例を示すシーケンス図である。
図14は、実施形態に係る多出力電源装置の第7動作例を示す回路図である。
図15は、実施形態に係る多出力電源装置の第7動作例を示すシーケンス図である。
図16は、実施形態の変形例に係る多出力電源装置の構成例を示す回路図である。
【発明を実施するための形態】
【0011】
本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。更に、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
【0012】
〔実施形態〕
図面を参照しながら実施形態に係る多出力電源装置(電源装置)1について説明する。図1は、実施形態に係る多出力電源装置1の構成例を示す回路図である。多出力電源装置1は、高圧の電源10から複数の異なる電源を構成するものである。多出力電源装置1は、例えば、車両に搭載され、当該車両の各電装部品に電力を供給する。多出力電源装置1は、図1に示すように、電源10と、フルブリッジ回路20と、トランス30と、整流回路40と、SIMO(単一インダクタマルチ出力;Single Inductor Multiple Output)回路50と、出力部60と、ソフトスイッチング回路としてのチョッパ回路70と、ダイオードD1と、制御部80とを備える。
【0013】
電源10は、直流電力を供給するものである。電源10は、例えば、複数の電池セルが直列に接続されて構成されている。電源10は、絶縁が必要な比較的高い電圧の電力を供給する。
【0014】
フルブリッジ回路20は、直流電力を交流電力に変換するものである。フルブリッジ回路20は、4つのスイッチング素子を含んで構成されている。フルブリッジ回路20は、例えば、FET(Field-effect transistor;電界効果トランジスタ)Q5と、FETQ6と、FETQ7と、FETQ8とを含んで構成される。FETQ5〜Q8は、例えば、Nチャネル型のMOS(Metal-Oxide-Semiconductor)FETである。
【0015】
フルブリッジ回路20は、FETQ5のソース端子とFETQ6のドレイン端子とが接続されることで第1直列回路を形成している。第1直列回路は、FETQ5のドレイン端子が電源10の正極に接続され、FETQ6のソース端子が電源10の負極に接続されている。
【0016】
フルブリッジ回路20は、FETQ7のソース端子とFETQ8のドレイン端子とが接続されることで第2直列回路を形成している。第2直列回路は、FETQ7のドレイン端子が電源10の正極に接続され、FETQ8のソース端子が電源10の負極に接続されている。また、第2直列回路は、FETQ7のドレイン端子がFETQ5のドレイン端子に接続され、FETQ8のソース端子がFETQ6のソース端子に接続されることで、第1直列回路に並列接続されている。
【0017】
フルブリッジ回路20は、制御部80に接続され、当該制御部80によりFETQ5〜Q8が制御される。フルブリッジ回路20は、電源10から供給される直流電力をFETQ5〜Q8により交流電力に変換し当該交流電力をトランス30の1次巻線に出力する。なお、フルブリッジ回路20と電源10との間には平滑用のコンデンサC1が設けられている。
【0018】
トランス30は、交流電力の電圧を変圧するものである。トランス30は、1次巻線と、2次巻線とを含んで構成される。1次巻線及び2次巻線は、互いに絶縁された状態で磁気結合される。1次巻線は、フルブリッジ回路20に接続されている。1次巻線は、例えば、一端がFETQ5のソース端子とFETQ6のドレイン端子との間の接続線に接続され、他端がFETQ7のソース端子とFETQ8のドレイン端子との間の接続線に接続されている。
【0019】
2次巻線は、整流回路40に接続されている。2次巻線は、例えば、一端が後述するFETQ9のソース端子とFETQ10のドレイン端子との間の接続線に接続され、他端がFETQ11のソース端子とFETQ12のドレイン端子との間の接続線に接続されている。トランス30の変圧の度合は、1次巻線と2次巻線との巻数比(変圧比)に応じて定められる。トランス30は、その極性が同極性であり、フルブリッジ回路20から供給される交流電力を変圧して整流回路40に出力する。
【0020】
整流回路40は、交流電力を直流電力に整流するものである。整流回路40は、4つのスイッチング素子を含んで構成されている。整流回路40は、例えば、FETQ9と、FETQ10と、FETQ11と、FETQ12とを含んで構成される。整流回路40は、FETQ9〜Q12によりブリッジ回路を構成し、全波整流を行う。
【0021】
整流回路40は、FETQ9のソース端子とFETQ10のドレイン端子とが接続されることで第1直列回路を形成している。第1直列回路は、FETQ9のドレイン端子がSIMO回路50に接続され、FETQ10のソース端子がグランドGに接続されている。
【0022】
整流回路40は、FETQ11のソース端子とFETQ12のドレイン端子とが接続されることで第2直列回路を形成している。第2直列回路は、FETQ11のドレイン端子がSIMO回路50に接続され、FETQ12のソース端子がグランドGに接続されている。また、第2直列回路は、FETQ11のドレイン端子がFETQ9のドレイン端子に接続され、FETQ12のソース端子がFETQ10のソース端子に接続されることで、第1直列回路に並列接続されている。
【0023】
整流回路40は、上述したように、FETQ9のソース端子とFETQ10のドレイン端子との間の接続線には、2次巻線の一端が接続されている。整流回路40は、FETQ11のソース端子とFETQ12のドレイン端子との間の接続線には、2次巻線の他端が接続されている。整流回路40は、制御部80に接続され、当該制御部80によりFETQ9〜Q12が制御される。整流回路40は、トランス30により変圧された交流電力を直流電力に整流し当該直流電力をSIMO回路50に出力する。
【0024】
SIMO回路50は、単一のインダクタL1を複数の電源で共有し、複数の異なる電圧の電力を得るものである。SIMO回路50は、インダクタL1と、FETQ1と、FETQ2とを含んで構成される。インダクタL1は、一端から入力した直流電力を他端に出力し、当該直流電力(脈流)を平滑するものである。インダクタL1は、整流回路40とFETQ1、Q2との間に設けられている。インダクタL1は、一端がFETQ9のドレイン端子とFETQ11のドレイン端子との間の接続線に接続され、他端がFETQ1のソース端子及びFETQ2のドレイン端子に接続されている。インダクタL1は、整流回路40により整流された直流電力を平滑し、平滑した直流電力をFETQ1又はFETQ2に出力する。
【0025】
FETQ1は、例えば、Nチャネル型のMOSFETである。FETQ1は、インダクタL1の他端と第1出力端子61との間に設けられている。FETQ1は、ソース端子がインダクタL1の他端に接続され、ドレイン端子が第1出力端子61に接続されている。FETQ1は、ゲート端子が制御部80に接続され、当該制御部80により制御される。FETQ1は、インダクタL1から第1出力端子61に出力される電流を調整し、第1電圧Vo1の電力を第1出力端子61に出力する。
【0026】
FETQ2は、例えば、Nチャネル型のMOSFETである。FETQ2は、インダクタL1の他端と第2出力端子62との間に設けられている。FETQ2は、ドレイン端子がインダクタL1の他端に接続され、ソース端子が第2出力端子62に接続されている。FETQ2は、ゲート端子が制御部80に接続され、当該制御部80により制御される。FETQ2は、インダクタL1から第2出力端子72に出力される電流を調整し、第1電圧Vo1よりも低い第2電圧Vo2の電力を第2出力端子62に出力する。
【0027】
出力部60は、直流電力を出力するものである。出力部60は、FETQ1、Q2に接続され、当該FETQ1、Q2から出力される直流電力を出力する。出力部60は、第1出力端子61と、第2出力端子62とを含んで構成される。第1出力端子61及び第2出力端子62は、それぞれ異なる端子である。第1出力端子61は、FETQ1を介してインダクタL1の他端に接続される。第1出力端子61は、例えば、FETQ1のドレイン端子に接続され、FETQ1から出力された第1電圧Vo1の直流電力を外部に出力する。なお、FETQ1と第1出力端子61との間には、平滑用のコンデンサC2が設けられている。
【0028】
第2出力端子62は、FETQ2を介してインダクタL1の他端に接続される。第2出力端子62は、例えば、FETQ2のソース端子に接続され、FETQ2から出力された第2電圧Vo2の直流電力を外部に出力する。なお、FETQ2と第2出力端子62との間には、平滑用のコンデンサC3が設けられている。
【0029】
チョッパ回路70は、FETQ1の寄生ダイオードの逆回復特性に起因して流れる逆回復電流IR(図4等参照)によるノイズを抑制する機能を有する回路である。チョッパ回路70は、FETQ3と、FETQ4と、インダクタL2とを含んで構成される。チョッパ回路70は、制御部80に接続され、当該制御部80によりFETQ3、Q4が制御される。FETQ3は、例えば、Nチャネル型のMOSFETである。FETQ3は、SIMO回路50のFETQ2に並列に接続されている。FETQ3は、例えば、ドレイン端子がFETQ2のドレイン端子に接続され、ソース端子がFETQ2のソース端子に接続されている。FETQ3は、FETQ1の寄生ダイオードの逆回復特性に起因して流れる逆回復電流IRを通電し、インダクタL2を介して第2出力端子62に出力する。
【0030】
FETQ4は、Nチャネル型のMOSFETであり、ソース端子がグランドGに接続され、ドレイン端子がFETQ3のソース端子及びインダクタL2を接続する接続線に接続されている。
(【0031】以降は省略されています)

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