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公開番号2020188670
公報種別公開特許公報(A)
公開日20201119
出願番号2019093903
出願日20190517
発明の名称電源制御装置、昇圧型DC/DCコンバータ、および降圧型DC/DCコンバータ
出願人ローム株式会社
代理人特許業務法人 佐野特許事務所
主分類H02M 3/155 20060101AFI20201023BHJP(電力の発電,変換,配電)
要約【課題】上側トランジスタと下側トランジスタが接続される接続ノードに接続される外部端子(SW端子)に異常短絡が発生した場合でも、同期整流トランジスタの破壊を抑制できる電源制御装置を提供する。
【解決手段】電源制御装置100は、OUT端子に接続される第1端を有する上側抵抗R111と、上側抵抗R111の第2端に接続される第1端と、SW端子に接続される第2端を有し、上側駆動信号G1によって駆動される上側副トランジスタ111と、上側抵抗R111の第2端と上側副トランジスタ111の第1端とが接続される接続ノードN3に接続される第1入力端と、所定の上側基準電圧Hrefが印加される第2入力端を有する上側コンパレータ113と、を備えている。制御部104は、上側コンパレータ113の出力に基づいてドライバ103を介して上側トランジスタ101を強制的にオフさせる。
【選択図】図1
特許請求の範囲【請求項1】
上側トランジスタと、
下側トランジスタと、
前記上側トランジスタの第1端に接続されて、装置外部において出力キャパシタの一端に接続可能なOUT端子と、
前記上側トランジスタの第2端と前記下側トランジスタの第1端とが接続される第1接続ノードに接続されて、装置外部においてインダクタの一端に接続可能なSW端子と、
前記下側トランジスタの第2端に接続されて、装置外部において接地端と接続可能なGND端子と、
前記上側トランジスタを上側駆動信号によって駆動するとともに前記下側トランジスタを下側駆動信号によって駆動するドライバと、
前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタを相補的にスイッチング制御する制御部と、
前記OUT端子に接続される第1端を有する上側抵抗と、
前記上側抵抗の第2端に接続される第1端と、前記SW端子に接続される第2端を有し、前記上側駆動信号によって駆動される上側副トランジスタと、
前記上側抵抗の第2端と前記上側副トランジスタの第1端とが接続される第2接続ノードに接続される第1入力端と、所定の上側基準電圧が印加される第2入力端を有する上側コンパレータと、
を備えており、
前記制御部は、前記上側コンパレータの出力に基づいて前記ドライバを介して前記上側トランジスタを強制的にオフさせる、
電源制御装置。
続きを表示(約 1,200 文字)【請求項2】
前記GND端子に接続される第1端を有する下側抵抗と、
前記SW端子に接続される第1端を有し、前記下側駆動信号によって駆動される下側副トランジスタと、
前記下側抵抗の第2端と前記下側副トランジスタの第2端とが接続される第3接続ノードに接続される第1入力端と、所定の下側基準電圧が印加される第2入力端を有する下側コンパレータと、
をさらに備えており、
前記制御部は、前記OUT端子に生じる出力電圧に基づき生成される帰還電圧に基づいて前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタのスイッチング制御を行い、
前記制御部は、前記下側コンパレータの出力に基づいて前記ドライバを介して前記下側トランジスタを強制的にオフさせる、請求項1に記載の電源制御装置。
【請求項3】
請求項1または請求項2に記載の電源制御装置と、
前記OUT端子に接続される出力キャパシタと、
前記SW端子に接続されるインダクタと、を備える昇圧型DC/DCコンバータ。
【請求項4】
上側トランジスタと、
下側トランジスタと、
前記上側トランジスタの第1端に接続されて、装置外部において入力電圧の印加端に接続可能なIN端子と、
前記上側トランジスタの第2端と前記下側トランジスタの第1端とが接続される第1接続ノードに接続されて、装置外部においてインダクタの一端に接続可能なSW端子と、
前記下側トランジスタの第2端に接続されて、装置外部において接地端と接続可能なGND端子と、
前記上側トランジスタを上側駆動信号によって駆動するとともに前記下側トランジスタを下側駆動信号によって駆動するドライバと、
前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタを相補的にスイッチング制御する制御部と、
前記GND端子に接続される第1端を有する抵抗と、
前記抵抗の第2端に接続される第1端と、前記SW端子に接続される第2端を有し、前記下側駆動信号によって駆動される副トランジスタと、
前記抵抗の第2端と前記副トランジスタの第1端とが接続される第2接続ノードに接続される第1入力端と、所定の基準電圧が印加される第2入力端を有するコンパレータと、
を備えており、
前記制御部は、前記コンパレータの出力に基づいて前記ドライバを介して前記下側トランジスタを強制的にオフさせる、
電源制御装置。
【請求項5】
請求項4に記載の電源制御装置と、
前記SW端子に接続される一端を有するインダクタと、
前記インダクタの他端に接続される出力キャパシタと、を備える降圧型DC/DCコンバータ。

発明の詳細な説明【技術分野】
【0001】
本発明は、昇圧型DC/DCコンバータ用または降圧型DC/DCコンバータ用の電源制御装置に関する。
続きを表示(約 9,500 文字)【背景技術】
【0002】
従来から、熱損失が少なく、且つ、入出力差が比較的大きい場合に効率が良い安定化電源手段の一つとして、トランジスタのスイッチング制御によって入力電圧から所望の出力電圧を生成する所謂スイッチングレギュレータが広く用いられている。スイッチングレギュレータには、昇圧型DC/DCコンバータや降圧型DC/DCコンバータが含まれる。
【0003】
特許文献1には、従来の昇圧型DC/DCコンバータの一例が開示されている。
【先行技術文献】
【特許文献】
【0004】
特開2011−259548号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ここで、図8に、従来例に係る昇圧型DC/DCコンバータの概略構成を示す図である。図8に示す昇圧型DC/DCコンバータは、電源IC(電源制御装置)80と、電源IC80に対して外付けされるディスクリート素子として出力キャパシタC80およびインダクタL80を有する。
【0006】
電源IC80は、上側トランジスタ801と、下側トランジスタ802と、ドライバ803と、を有する。上側トランジスタ801は、同期整流トランジスタである。すなわち、図8に示す昇圧型DC/DCコンバータは、同期整流型コンバータである。また、電源IC80は、外部との電気的接続を確立するための外部端子として、OUT端子、SW端子、およびGND端子を有する。
【0007】
pチャネルMOSFETで構成される上側トランジスタ801のソースは、OUT端子に接続される。OUT端子には、出力キャパシタC80の一端と接続される。出力キャパシタC80の他端は、接地端に接続される。上側トランジスタ801のドレインは、nチャネルMOSFETで構成される下側トランジスタ802のドレインと接続ノードN80で接続される。接続ノードN80は、SW端子に接続される。SW端子は、インダクタL80の一端に接続される。インダクタL80の他端には、入力電圧Vinの印加端が接続される。下側トランジスタ802のソースは、GND端子に接続される。GND端子は、接地端に接続される。
【0008】
ドライバ803は、上側トランジスタ801のゲートおよび下側トランジスタ802のゲートを駆動する。ドライバ803によって上側トランジスタ801および下側トランジスタ802が相補的(排他的)に駆動されることにより、入力電圧Vinが昇圧されて出力電圧VoutとしてOUT端子から出力される。なお、本明細書中で用いる「相補的(排他的)」という文言は、上側トランジスタおよび下側トランジスタのオン/オフが完全に逆転している場合のほか、貫通電流防止の観点から上側トランジスタおよび下側トランジスタの同時オフ期間(デッドタイム)を設けている場合をも含むものとする。
【0009】
ここで、図8に示すように、SW端子に地絡(接地端との短絡)が発生した場合に、上側トランジスタ801がオンされると、OUT端子からSW端子にかけて過電流I80が発生し、上側トランジスタ801が破壊される虞があった。
【0010】
上記状況に鑑み、本発明は、上側トランジスタと下側トランジスタが接続される接続ノードに接続される外部端子(SW端子)に異常短絡が発生した場合でも、同期整流トランジスタの破壊を抑制できる電源制御装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記目的を達成するために本発明の第1態様に係る電源制御装置は、
上側トランジスタと、
下側トランジスタと、
前記上側トランジスタの第1端に接続されて、装置外部において出力キャパシタの一端に接続可能なOUT端子と、
前記上側トランジスタの第2端と前記下側トランジスタの第1端とが接続される第1接続ノードに接続されて、装置外部においてインダクタの一端に接続可能なSW端子と、
前記下側トランジスタの第2端に接続されて、装置外部において接地端と接続可能なGND端子と、
前記上側トランジスタを上側駆動信号によって駆動するとともに前記下側トランジスタを下側駆動信号によって駆動するドライバと、
前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタを相補的にスイッチング制御する制御部と、
前記OUT端子に接続される第1端を有する上側抵抗と、
前記上側抵抗の第2端に接続される第1端と、前記SW端子に接続される第2端を有し、前記上側駆動信号によって駆動される上側副トランジスタと、
前記上側抵抗の第2端と前記上側副トランジスタの第1端とが接続される第2接続ノードに接続される第1入力端と、所定の上側基準電圧が印加される第2入力端を有する上側コンパレータと、
を備えており、
前記制御部は、前記上側コンパレータの出力に基づいて前記ドライバを介して前記上側トランジスタを強制的にオフさせる構成としている(第1の構成)。
【0012】
また、上記第1の構成において、
前記GND端子に接続される第1端を有する下側抵抗と、
前記SW端子に接続される第1端を有し、前記下側駆動信号によって駆動される下側副トランジスタと、
前記下側抵抗の第2端と前記下側副トランジスタの第2端とが接続される第3接続ノードに接続される第1入力端と、所定の下側基準電圧が印加される第2入力端を有する下側コンパレータと、
をさらに備えており、
前記制御部は、前記OUT端子に生じる出力電圧に基づき生成される帰還電圧に基づいて前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタのスイッチング制御を行い、
前記制御部は、前記下側コンパレータの出力に基づいて前記ドライバを介して前記下側トランジスタを強制的にオフさせる構成としてもよい(第2の構成)。
【0013】
また、本発明の第2態様に係る昇圧型DC/DCコンバータは、上記第1または第2の構成の電源制御装置と、前記OUT端子に接続される出力キャパシタと、前記SW端子に接続されるインダクタと、を備える構成としている(第3の構成)。
【0014】
また、上記目的を達成するために本発明の第3態様に係る電源制御装置は、
上側トランジスタと、
下側トランジスタと、
前記上側トランジスタの第1端に接続されて、装置外部において入力電圧の印加端に接続可能なIN端子と、
前記上側トランジスタの第2端と前記下側トランジスタの第1端とが接続される第1接続ノードに接続されて、装置外部においてインダクタの一端に接続可能なSW端子と、
前記下側トランジスタの第2端に接続されて、装置外部において接地端と接続可能なGND端子と、
前記上側トランジスタを上側駆動信号によって駆動するとともに前記下側トランジスタを下側駆動信号によって駆動するドライバと、
前記ドライバを介して前記上側トランジスタおよび前記下側トランジスタを相補的にスイッチング制御する制御部と、
前記GND端子に接続される第1端を有する抵抗と、
前記抵抗の第2端に接続される第1端と、前記SW端子に接続される第2端を有し、前記下側駆動信号によって駆動される副トランジスタと、
前記抵抗の第2端と前記副トランジスタの第1端とが接続される第2接続ノードに接続される第1入力端と、所定の基準電圧が印加される第2入力端を有するコンパレータと、
を備えており、
前記制御部は、前記コンパレータの出力に基づいて前記ドライバを介して前記下側トランジスタを強制的にオフさせる構成としている(第4の構成)。
【0015】
また、本発明の第4態様に係る降圧型DC/DCコンバータは、上記第4の構成の電源制御装置と、前記SW端子に接続される一端を有するインダクタと、前記インダクタの他端に接続される出力キャパシタと、を備える構成としている。
【発明の効果】
【0016】
本発明の電源制御装置によれば、上側トランジスタと下側トランジスタが接続される接続ノードに接続される外部端子(SW端子)に異常短絡が発生した場合でも、同期整流トランジスタの破壊を抑制できる。
【図面の簡単な説明】
【0017】
本発明の例示的な実施形態に係る昇圧型DC/DCコンバータの構成を示す図である。
通常時の昇圧動作において上側トランジスタがオンの状態を示す図である。
昇圧型DC/DCコンバータのSW端子に地絡が発生した場合の上側トランジスタがオンの状態を示す図である。
通常時の昇圧動作において下側トランジスタがオンの状態を示す図である。
本発明の例示的な実施形態に係る降圧型DC/DCコンバータの概略構成を示す図である。
通常時の降圧動作において下側トランジスタがオンの状態を示す図である。
降圧型DC/DCコンバータのSW端子に天絡が発生した場合の下側トランジスタがオンの状態を示す図である。
従来例に係る昇圧型DC/DCコンバータのSW端子に地絡が発生した場合の上側トランジスタがオンの状態を示す図である。
【発明を実施するための形態】
【0018】
以下に本発明の例示的な実施形態について図面を参照して説明する。
【0019】
<1.昇圧型DC/DCコンバータの全体構成>
図1は、本発明の例示的な実施形態に係る昇圧型DC/DCコンバータの構成を示す図である。図1に示す昇圧型DC/DCコンバータは、電源IC100と、電源IC100に外付けされるディスクリート素子として、出力キャパシタC100と、インダクタL100と、抵抗R101,R102と、を備えている。
【0020】
電源IC(電源制御装置)100は、上側トランジスタ101と、下側トランジスタ102と、ドライバ103と、ロジック部104と、保護回路105と、PWMコンパレータ106と、発振回路107と、エラーアンプ108と、基準電圧生成回路109と、ソフトスタート回路110と、上側副トランジスタ111と、下側副トランジスタ112と、上側抵抗R111と、下側抵抗R112と、上側コンパレータ113と、下側コンパレータ114と、を集積化した半導体装置である。また、電源IC100は、外部との電気的接続を確立する手段として、外部端子であるOUT端子、SW端子、GND端子、およびFB端子を有する。
【0021】
電源IC100の外部において、出力キャパシタC100の一端はOUT端子に接続され、他端は接地端に接続される。OUT端子には、出力電圧Voutが発生する。上側トランジスタ101は、pチャネルMOSFETとして構成される同期整流トランジスタである。すなわち、図1に示す昇圧型DC/DCコンバータは、同期整流型コンバータである。上側トランジスタ101のソースは、OUT端子に接続される。
【0022】
下側トランジスタ102は、nチャネルMOSFETとして構成される。上側トランジスタ101のドレインは、下側トランジスタ102のドレインと接続ノードN1において接続される。接続ノードN1は、SW端子に接続される。電源IC100の外部において、インダクタL100の一端はSW端子に接続され、他端は入力電圧Vinの印加端に接続される。下側トランジスタ102のソースは、GND端子に接続される。GND端子は、接地端に接続される。
【0023】
ドライバ103は、上側ゲート信号G1を上側トランジスタ101のゲートに印加させることにより上側トランジスタ101をスイッチング駆動する。また、ドライバ103は、下側ゲート信号G2を下側トランジスタ102のゲートに印加させることにより下側トランジスタ102をスイッチング駆動する。ドライバ103は、上側コンパレータ101および下側トランジスタ102を相補的(排他的)にスイッチング駆動する。
【0024】
ロジック部104は、PWMコンパレータ106から入力されるPWM信号に基づき、ドライバ103を介して上側トランジスタ101および下側トランジスタ102のオンオフ制御を行う。
【0025】
PWMコンパレータ106は、エラーアンプ108から入力される誤差信号と、発振回路107から入力される三角波信号とを比較し、PWM信号を生成する。
【0026】
ここで、電源IC100の外部において、抵抗R101の一端は、出力キャパシタC100の一端に接続される。抵抗R101の他端は、抵抗R102の一端に接続される。抵抗R102の他端は、接地端に接続される。抵抗R101と抵抗R102とが接続される接続ノードNRは、FB端子に接続される。
【0027】
エラーアンプ108は、ソフトスタート回路110から入力されるソフトスタート電圧SSと、基準電圧生成回路109から入力される基準電圧REFとの低い方と、FB端子から入力される帰還電圧(=接続ノードNRに生成される出力電圧Voutの分圧電圧)との差分を増幅して誤差信号を生成する。
【0028】
発振回路107は、所定周波数の三角波信号を生成する。基準電圧生成回路109は、所定電圧値の基準電圧REFを生成する。
【0029】
ソフトスタート回路110は電源IC100が起動してから緩やかに上昇するソフトスタート電圧SSを生成する。これにより、エラーアンプ108は、電源IC100が起動してから所定のソフトスタート期間(ソフトスタート電圧SSが基準電圧REFよりも低い期間)が経過するまで、ソフトスタート電圧SSと帰還電圧との差分に応じた誤差信号を生成するので、出力電圧Voutを緩やかに上昇させ、出力電圧Voutのオーバーシュートを抑制できる。
【0030】
なお、PWMコンパレータ106、発振回路107、エラーアンプ108、基準電圧生成回路109、およびソフトスタート回路110により、出力電圧Voutに応じた出力帰還制御を行う出力帰還回路が構成される。これにより、ロジック部104は、出力電圧Voutが所望の目標値となるようにドライバ103を介して上側トランジスタ101および下側トランジスタ102のスイッチング制御を行うことができる。
【0031】
保護回路105は、電源IC100の異常状態(温度異常、低電圧異常、過電圧など)を監視して昇圧動作のシャットダウン制御を行う。
【0032】
なお、上側副トランジスタ111、下側副トランジスタ112、上側抵抗R111、下側抵抗R112、上側コンパレータ113、および下側コンパレータ114は、過電流保護を行うための構成であり、この構成については後に詳述する。
【0033】
<2.昇圧型DC/DCコンバータの昇圧動作>
次に、上記のように構成される図1に示す昇圧型DC/DCコンバータの通常時の昇圧動作について説明する。
【0034】
まず、ドライバ103によって下側ゲート信号G2がHighレベルとされて下側トランジスタ102がオンとされ、ドライバ103によって上側ゲート信号G1がHighとされて上側トランジスタ101が下側トランジスタ102に対して相補的にオフとされた状態では、インダクタL100には下側トランジスタ102を介して接地端に向けた電流が流れ、インダクタL100にエネルギーが蓄えられる。なお、このとき、インダクタL100の一端に生じるSW端子のスイッチ電圧SWは、ほぼ接地電圧(=0V)となる。
【0035】
その後、ドライバ103によって下側ゲート信号G2がLowレベルとされて下側トランジスタ102がオフとされ、ドライバ103によって上側ゲート信号G1がLowとされて上側トランジスタ101が下側トランジスタ102に対して相補的にオンとされた状態では、インダクタL100の一端から上側トランジスタ101を介して流れる電流は、OUT端子に接続される不図示の負荷に供給されるとともに、出力キャパシタC100に供給される。すなわち、インダクタL100に蓄えられたエネルギーが放出される。
【0036】
このような動作が繰り返されることで、不図示の負荷には、出力キャパシタC100により平滑された出力電圧Voutが供給される。
【0037】
<3.上側トランジスタの過電流保護>
ここで、電源IC100は、上側トランジスタ101の過電流保護機能を有しており、以下これについて説明する。
【0038】
電源IC100は、同期整流トランジスタである上側トランジスタ101の過電流保護機能の構成として、上側副トランジスタ111と、上側抵抗R111と、上側コンパレータ113と、を有する。上側副トランジスタ111は、pチャネルMOSFETとして構成される。上側抵抗R111の一端は、OUT端子に接続され、他端は上側副トランジスタ111のソースに接続される。上側副トランジスタ111のドレインは、SW端子と接続ノードN2において接続される。
【0039】
ドライバ103は、上側ゲート信号G1を上側副トランジスタ111のゲートに印加させることで、上側副トランジスタ111を駆動する。これにより、上側トランジスタ101と上側副トランジスタ111は、同期してオンオフ駆動される。
【0040】
また、電源IC100は、後述する下側トランジスタ102の過電流保護機能の構成として、下側副トランジスタ112と、下側抵抗R112と、下側コンパレータ114と、を有する。下側副トランジスタ112は、nチャネルMOSFETとして構成される。下側抵抗R112の一端は、GND端子に接続され、他端は下側副トランジスタ112のソースに接続される。下側副トランジスタ112のドレインは、SW端子と接続ノードN2において接続される。
【0041】
ドライバ103は、下側ゲート信号G2を下側副トランジスタ112のゲートに印加させることで、下側副トランジスタ112を駆動する。これにより、下側トランジスタ102と下側副トランジスタ112は、同期してオンオフ駆動される。
【0042】
ここで、先述した通常時の昇圧動作において、図2に示すように、上側ゲート信号G1によって上側トランジスタ101と上側副トランジスタ111がともにオンとされ、下側ゲート信号G2によって下側トランジスタ102と下側副トランジスタ112がともにオフとされた状態では、SW端子から上側トランジスタ101および上側副トランジスタ111を介してOUT端子へ向けて電流が流れる。
【0043】
上側トランジスタ101のオン抵抗は、上側副トランジスタ111のオン抵抗よりも小さい。例えば、上側トランジスタ101のオン抵抗は1Ω程度であり、上側副トランジスタ111のオン抵抗は100Ω程度である。また、上側抵抗R111の抵抗値は、上側副トランジスタ111のオン抵抗よりも十分に大きい。例えば、上側抵抗R111の抵抗値は、数kΩである。
【0044】
上側トランジスタ101に流れる電流と上側トランジスタ101のオン抵抗により、上側トランジスタ101のドレイン・ソース間電圧が発生し、上側抵抗R111の両端間にはほぼ上記ドレイン・ソース間電圧が印加される。
【0045】
上側抵抗R111の他端と上側副トランジスタ111のソースとが接続される接続ノードN3は、上側コンパレータ113の非反転入力端に接続される。上側コンパレータ113の反転入力端には、所定の上側基準電圧Hrefが印加される。
【0046】
図2に示す通常時の状態では、OUT端子の電圧から上側抵抗R111の両端間に印加される上記ドレイン・ソース間電圧だけ高い電圧が上側コンパレータ113の非反転入力端に印加される。これにより、上側コンパレータ113の非反転入力端に印加される電圧は、上側基準電圧Hrefよりも高くなり、上側コンパレータ113はHighレベルを出力する。
【0047】
一方、図3は、図2と同様のスイッチング状態において、SW端子に地絡が発生した場合を示す。この状態では、OUT端子から上側トランジスタ101を介してSW端子へ向けて電流が流れる。このとき、OUT端子から上側抵抗R111および上側副トランジスタ111を介してSW端子へ向けて流れる電流も発生する。
【0048】
このとき、上側トランジスタ101に流れる電流と上側トランジスタ101のオン抵抗により、上側トランジスタ101のドレイン・ソース間電圧が発生し、上側抵抗R111の両端間にはほぼ上記ドレイン・ソース間電圧が印加される。これにより、OUT端子の電圧から上側抵抗R111の両端間に印加される上記ドレイン・ソース間電圧だけ低い電圧が上側コンパレータ113の非反転入力端に印加される。これにより、上側トランジスタ101に設定値以上の電流が流れて、上側コンパレータ113の非反転入力端に印加される電圧が上側基準電圧Hrefより低くなると、上側コンパレータ113はLowレベルを出力する。
【0049】
ロジック部104は、上側コンパレータ113の出力を監視しており、上側コンパレータ113の出力が地絡異常を示すLowレベルとなったことを検知すると、ドライバ103を介して上側ゲート信号G1により上側トランジスタ101を強制的にオフさせる。これにより、SW端子の地絡が生じた場合に上側トランジスタ101の過電流保護を行え、上側トランジスタ101の破壊を抑制できる。
【0050】
なお、上側トランジスタ101の強制的オフ状態は維持されてもよいし、次の上側トランジスタ101のオン時に解除されてもよい。強制的オフ状態が解除される場合は、オンとされた上側トランジスタ101を設定値以上の電流が流れると、上側コンパレータ113の出力により再び上側トランジスタ101は強制的にオフされる。
(【0051】以降は省略されています)

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