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公開番号2020188643
公報種別公開特許公報(A)
公開日20201119
出願番号2019093477
出願日20190517
発明の名称DC/DCコンバータ
出願人ローム株式会社
代理人特許業務法人 佐野特許事務所
主分類H02M 3/155 20060101AFI20201023BHJP(電力の発電,変換,配電)
要約【課題】異常検出時における安全性確保と異常解消時における即時復帰を両立する。
【解決手段】DC/DCコンバータ100は、例えば、ブートストラップ形式のスイッチ出力段(N1及びN2、P1、L1、C1及びC2)を駆動する駆動部110と、前記スイッチ出力段において入力電圧VIから所望の出力電圧VO1が生成されるように駆動部110を制御する制御部120と、出力電圧VO1が過電圧状態であるか否かを検出する過電圧検出部130とを有する。駆動部110は、出力電圧VO1の過電圧状態が検出されたときに前記スイッチ出力段の上側トランジスタN1をオフしてて下側トランジスタN2のみをオン/オフする第1過電圧保護動作を開始し、出力電圧VO1の過電圧状態が解消しないまま第1過電圧保護動作が所定期間Txに亘って継続したときに上側トランジスタN1及び下側トランジスタN2双方をオフする第2過電圧保護動作に移行する。
【選択図】図4
特許請求の範囲【請求項1】
ブートストラップ形式のスイッチ出力段を駆動する駆動部と、
前記スイッチ出力段において入力電圧から所望の出力電圧が生成されるように前記駆動部を制御する制御部と、
前記出力電圧が過電圧状態であるか否かを検出する過電圧検出部と、
を有し、
前記駆動部は、前記過電圧状態が検出されたときに前記スイッチ出力段の上側トランジスタをオフして下側トランジスタのみをオン/オフする第1過電圧保護動作を開始し、前記過電圧状態が解消しないまま前記第1過電圧保護動作が所定期間に亘って継続したときに前記上側トランジスタ及び前記下側トランジスタ双方をオフする第2過電圧保護動作に移行することを特徴とするDC/DCコンバータ。
続きを表示(約 990 文字)【請求項2】
前記駆動部は、前記第1過電圧保護動作において、前記下側トランジスタを最小デューティでオン/オフすることを特徴とする請求項1に記載のDC/DCコンバータ。
【請求項3】
前記駆動部は、前記下側トランジスタのみを所定回数だけオン/オフしたときに、前記第1過電圧保護動作が前記所定期間に亘って継続したものとして前記第2過電圧保護動作に移行することを特徴とする請求項1又は請求項2に記載のDC/DCコンバータ。
【請求項4】
前記駆動部は、前記第2過電圧保護動作からの復帰に際して、通常動作の開始前に前記上側トランジスタをオフしたまま前記下側トランジスタのみをオン/オフすることを特徴とする請求項1〜請求項3のいずれか一項に記載のDC/DCコンバータ。
【請求項5】
入力電圧から出力電圧を生成するプライマリ電源と、
前記出力電圧から第2出力電圧を生成するセカンダリ電源と、
を有し、
前記プライマリ電源は、請求項1〜請求項4のいずれか一項に記載のDC/DCコンバータであることを特徴とするシステム電源。
【請求項6】
前記出力電圧を前記プライマリ電源に帰還入力するための第1外部端子と、
前記出力電圧を前記セカンダリ電源に供給するための第2外部端子と、
を個別に有することを特徴とする請求項5に記載のシステム電源。
【請求項7】
前記過電圧検出部は、前記第2外部端子を監視することを特徴とする請求項6に記載のシステム電源。
【請求項8】
前記セカンダリ電源は、第2DC/DCコンバータとリニアレギュレータを含むことを特徴とする請求項5〜請求項7のいずれか一項に記載のシステム電源。
【請求項9】
前記プライマリ電源及び前記第2DC/DCコンバータを集積化した第1チップと、
前記リニアレギュレータを集積化した第2チップと、
を単一のパッケージに封止して成ることを特徴とする請求項8に記載のシステム電源。
【請求項10】
請求項5〜請求項9のいずれか一項に記載のシステム電源と、
前記システム電源から電力供給を受けて動作する負荷と、
を有することを特徴とする車両。

発明の詳細な説明【技術分野】
【0001】
本明細書中に開示されている発明は、ブートストラップ形式のDC/DCコンバータに関するものである。
続きを表示(約 9,400 文字)【背景技術】
【0002】
近年、様々なアプリケーションの電源手段として、ブートストラップ形式のDC/DCコンバータが広く一般に用いられている。
【0003】
なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。
【先行技術文献】
【特許文献】
【0004】
特開2018−57100号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、従来のDC/DCコンバータでは、その過電圧保護動作について、異常検出時における安全性確保と異常解消時における即時復帰との両立が特に考慮されておらず、更なる改善の余地があった。
【0006】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、異常検出時における安全性確保と異常解消時における即時復帰を両立することのできるDC/DCコンバータを提供することを目的とする。
【課題を解決するための手段】
【0007】
本明細書中に開示されているDC/DCコンバータは、ブートストラップ形式のスイッチ出力段を駆動する駆動部と、前記スイッチ出力段において入力電圧から所望の出力電圧が生成されるように前記駆動部を制御する制御部と、前記出力電圧が過電圧状態であるか否かを検出する過電圧検出部を有し、前記駆動部は、前記過電圧状態が検出されたときに前記スイッチ出力段の上側トランジスタをオフして下側トランジスタのみをオン/オフする第1過電圧保護動作を開始し、前記過電圧状態が解消しないまま前記第1過電圧保護動作が所定期間に亘って継続したときに前記上側トランジスタ及び前記下側トランジスタ双方をオフする第2過電圧保護動作に移行する構成(第1の構成)とされている。
【0008】
なお、上記第1の構成から成るDC/DCコンバータにおいて、前記駆動部は、前記第1過電圧保護動作において、前記下側トランジスタを最小デューティでオン/オフする構成(第2の構成)にするとよい。
【0009】
また、上記第1または第2の構成から成るDC/DCコンバータにおいて、前記駆動部は、前記下側トランジスタのみを所定回数だけオン/オフしたときに、前記第1過電圧保護動作が前記所定期間に亘って継続したものとして、前記第2過電圧保護動作に移行する構成(第3の構成)にするとよい。
【0010】
また、上記第1〜第3いずれかの構成から成るDC/DCコンバータは、前記第2過電圧保護動作からの復帰に際して、通常動作の開始前に前記上側トランジスタをオフしたまま前記下側トランジスタのみをオン/オフする構成(第4の構成)にするとよい。
【0011】
また、本明細書中に開示されているシステム電源は、入力電圧から出力電圧を生成するプライマリ電源と、前記出力電圧から第2出力電圧を生成するセカンダリ電源とを有し、前記プライマリ電源は、上記第1〜第4いずれかの構成から成るDC/DCコンバータである構成(第5の構成)とされている。
【0012】
なお、上記第5の構成から成るシステム電源は、前記出力電圧を前記プライマリ電源に帰還入力するための第1外部端子と、前記出力電圧を前記セカンダリ電源に供給するための第2外部端子と、を個別に有する構成(第6の構成)にするとよい。
【0013】
また、上記第6の構成から成るシステム電源において、前記過電圧検出部は、前記第2外部端子を監視する構成(第7の構成)にするとよい。
【0014】
また、上記第5〜第7いずれかの構成から成るシステム電源において、前記セカンダリ電源は、第2DC/DCコンバータとリニアレギュレータを含む構成(第8の構成)にするとよい。
【0015】
また、上記第8の構成から成るシステム電源は、前記プライマリ電源及び前記第2DC/DCコンバータを集積化した第1チップと、前記リニアレギュレータを集積化した第2チップと、を単一のパッケージに封止して成る構成(第9の構成)にするとよい。
【0016】
また、本明細書中に開示されている車両は、上記第5〜第9いずれかの構成から成るシステム電源と、前記システム電源から電力供給を受けて動作する負荷とを有する構成(第10の構成)とされている。
【発明の効果】
【0017】
本明細書中に開示されているDC/DCコンバータであれば、異常検出時における安全性確保と異常解消時における即時復帰を両立することが可能となる。
【図面の簡単な説明】
【0018】
電子機器の全体構成を示す図
システム電源ICのパッケージ外観を示す図
システム電源ICのピン配置を示す図
ブートストラップ形式のDC/DCコンバータの一構成例を示す図
過電圧保護動作の第1例を示す図
過電圧保護動作の第2例を示す図
過電圧保護動作の第3例を示す図
車両Xの一構成例を示す外観図
【発明を実施するための形態】
【0019】
<電子機器>
図1は、電子機器の全体構成を示す図である。本構成例の電子機器1は、システム電源IC10と、これに外付けされる種々のディスクリート部品(本図では、インダクタL1及びL2、並びに、キャパシタC1〜C4)を有する。
【0020】
システム電源IC10は、入力電圧VIの供給を受けて複数系統の出力電圧(本図では出力電圧VO1〜VO3の3系統)を生成する半導体集積回路装置である。なお、システム電源IC10は、IC外部との電気的な接続を確立するための手段として、複数の外部端子(本図では、外部端子T11〜T15、外部端子T21〜T24、並びに、外部端子T31〜T34)を有する。
【0021】
システム電源IC10の外部において、外部端子T11は、キャパシタC2の第1端に接続されている。外部端子T12は、入力電圧VIの印加端に接続されている。なお、外部端子T12と接地端との間には、バイパスキャパシタを接続してもよい。外部端子T13は、インダクタL1の第1端とキャパシタC2の第2端に接続されている。外部端子T14は、インダクタL1の第2端及びキャパシタC1の第1端と共に、出力電圧VO1の印加端に接続されている。外部端子T15及びキャパシタC1の第2端は、いずれも接地端に接続されている。
【0022】
外部端子T21は、出力電圧VO1の印加端に接続されている。なお、外部端子T21と接地端との間には、バイパスキャパシタを接続してもよい。外部端子T22は、インダクタL2の第1端に接続されている。外部端子T23は、インダクタL2の第2端及びキャパシタC3の第1端と共に、出力電圧VO2の印加端に接続されている。外部端子T24及びキャパシタC3の第2端は、いずれも接地端に接続されている。
【0023】
外部端子T31は、出力電圧VO1の印加端に接続されている。なお、外部端子T31と接地端との間には、バイパスキャパシタを接続してもよい。また、外部端子T31と出力電圧VO1の印加端との間には、フィルタFLT(後出の図3を参照)を接続してもよい。外部端子T32及びT33は、キャパシタC4の第1端と共に、出力電圧VO3の印加端に接続されている。外部端子T34及びキャパシタC4の第2端は、いずれも接地端に接続されている。
【0024】
<システム電源IC(内部構成)>
引き続き、図1を参照しながら、システム電源IC10の内部構成について説明する。システム電源IC10は、DC/DCコンバータ100及び200と、リニアレギュレータ300と、を集積化して成る。
【0025】
より具体的に述べると、システム電源IC10は、DC/DCコンバータ100及び200やロジック制御クロック(不図示)などを集積化した半導体チップ10A(=第1チップ)と、リニアレギュレータ300を集積化した半導体チップ10B(=第2チップ)と、を単一のパッケージに封止して成る。
【0026】
このようなマルチチップ構成を採用することにより、単一のパッケージでありながら、ノイズ源となり得るDC/DCコンバータ100及び200と、低ノイズが要求されるリニアレギュレータ300とを分離することが可能となる。
【0027】
DC/DCコンバータ100は、システム電源IC10の内部において、外部端子T11〜T15に接続されており、入力電圧VI(例えば4.5〜36V)を降圧して所望の出力電圧VO1(例えば4.0V)を生成するプライマリ電源である。なお、出力電圧VO1は、システム電源IC10に内蔵されたセカンダリ電源(本図では、DC/DCコンバータ200及びリニアレギュレータ300)への電力供給にのみ用いられる。
【0028】
DC/DCコンバータ200は、システム電源IC10の内部において、外部端子T21〜T24に接続されており、出力電圧VO1を降圧して所望の出力電圧VO2(例えば1.25V)を生成するセカンダリ電源の一つである。なお、出力電圧VO2は、MCU[micro controller unit]などに供給される。
【0029】
リニアレギュレータ300は、システム電源IC10の内部において、外部端子T31〜T34に接続されており、出力電圧VO1を降圧して所望の出力電圧VO3(例えば、3.3V)を生成するセカンダリ電源の一つであり、例えば、LDO[low drop-out] レギュレータを好適に用いることができる。なお、出力電圧VO3は、ミリ波レーダー用MMIC[monolithic microwave integrated circuit]などに供給される。
【0030】
上記のミリ波レーダーは、周波数をスイープした送信波を送信した後、障害物によって反射された送信波を受信波として受信し、送信波と受信波の周波数差分を取得することにより、障害物を検知する。このような障害物検知時(特に送信波の送信中)にMMICの電源変動が生じると、送信波と受信波の周波数差分を正しく取得することができなくなるおそれがある。そのため、MMICに供給される出力電圧VO3(延いてはリニアレギュレータ300に供給される出力電圧VO1)には、低ノイズが要求されている。
【0031】
なお、システム電源IC10には、上記以外の機能ブロックを設けてもよい。例えば、セカンダリ電源として、昇圧型のDC/DCコンバータを有してもよいし、或いは、リニアレギュレータのチャンネル数を増やしてもよい。その場合、ノイズ源となり得る昇圧型のDC/DCコンバータは、先出のDC/DCコンバータ100及び200と共に、半導体チップ10Aに集積化することが望ましい。一方、増設されたリニアレギュレータは、低ノイズを要求されるリニアレギュレータ300と共に、半導体チップ10Bに集積化することが望ましい。
【0032】
また、システム電源IC10には、ロジック制御回路、ロジック制御クロック、内部基準電圧生成回路、通信インターフェイス(I/O)、マイコン監視回路(WDT[watch dog timer])、自己診断回路(BIST[built-in self test])、各種の異常保護回路(UVLO[under voltage locked out]、OCP[over current protection]、OVD[over voltage detection]、UVD[under voltage detection]、SCP[short circuit protection]、TSD[thermal shut down])なども集積化されている。
【0033】
<システム電源IC(パッケージ)>
図2は、システム電源IC10のパッケージ外観(トップ面及びボトム面)を示す図である。本図で示すように、システム電源IC10のパッケージとしては、例えばVQFN[very thin quad flat Non-leaded]パッケージを採用するとよい。
【0034】
より具体的に述べると、システム電源IC10は、平面視矩形状の樹脂封止体11を持ち、そのボトム面には、樹脂封止体11から突出することなく各辺14本ずつ計56本の外部端子12が露出されている。このようなノンリードのVQFNパッケージであれば、リードを持つパッケージ(QFP[quad flat package]など)と比べて、その実装面積を縮小することが可能となる。
【0035】
なお、樹脂封止体11には、そのボトム面がトップ面よりも若干小さくなるように、側面からボトム面に向けたテーパが付けられている。また、外部端子12は、樹脂封止体11のボトム面から側面にかけて露出されている。このような構成であれば、プリント配線基板(不図示)への実装作業を容易かつ確実に実施することができる。
【0036】
また、樹脂封止体11のボトム面には、半導体チップ(不図示)を搭載するアイランド13の裏面(=チップ搭載面の裏側)が放熱パッドとして露出されている。このような構成であれば、システム電源IC10の放熱性を高めることが可能となる。
【0037】
なお、アイランド13の四隅のうち、少なくとも一つには、切欠部13a(=樹脂封止体11のボトム面側からトップ面側に向けて窪んだ薄肉部)を設けておくとよい。この切欠部13aに樹脂封止体11の材料が入り込むことにより、アイランド13は、切欠部13aの形成領域において、上下両側から樹脂封止体11に挟持されている。このような構成とすることにより、樹脂封止体11との密着性を高めて、アイランド13の脱落を防止することが可能となる。
【0038】
<システム電源IC(ピン配置)>
図3は、システム電源IC10のピン配置(56ピンのVQFN採用時)を示す図である。なお、本図では、特に、図1で示した外部端子(T11〜T15、T21〜T24、及び、T31〜T34)に着目して、それぞれの配置例が描写されている。
【0039】
システム電源IC10の第1辺(本図下辺)には、本図の左から右に向けて、14本の外部端子(1ピン〜14ピン)が順に並べられている。1ピン及び2ピンは、DC/DCコンバータ200用のパワーグランド端子(外部端子T24に相当)であり、いずれも接地端に接続されている。3ピン及び4ピンは、DC/DCコンバータ200用のパワー電源入力端子(外部端子T21に相当)であり、いずれも出力電圧VO1の印加端に接続されている。なお、3ピン及び4ピンと接地端との間には、バイパスキャパシタ(不図示)を接続してもよい。6ピンは、DC/DCコンバータ200用のフィードバック端子(外部端子T23に相当)であり、出力電圧VO2の印加端(=インダクタL2の第2端)に接続されている。なお、出力電圧VO2の印加端と接地端との間には、出力平滑用のキャパシタC3が接続されている。
【0040】
システム電源IC10の第2辺(本図右辺)には、本図の下から上に向けて、14本の外部端子(15ピン〜28ピン)が順に並べられている。21ピンは、リニアレギュレータ300用の接地端子(外部端子T34に相当)であり、接地端に接続されている。25ピンは、リニアレギュレータ300用のフィードバック端子(外部端子T33に相当)であり、出力電圧VO3の印加端に接続されている。26ピン及び27ピンは、リニアレギュレータ300用の出力端子(外部端子T32に相当)であり、いずれも出力電圧VO3の印加端に接続されている。なお、出力電圧VO3の印加端と接地端との間には、出力平滑用のキャパシタC4が接続されている。
【0041】
システム電源IC10の第3辺(本図上辺)には、本図の右から左に向けて、14本の外部端子(29ピン〜42ピン)が順に並べられている。29ピン及び30ピンは、リニアレギュレータ300用のパワー電源入力端子(外部端子T31に相当)であり、フィルタ済み出力電圧VO1FILの印加端(=フィルタFLTの出力端)に接続されている。フィルタFLT(例えばLCフィルタ)は、出力電圧VO1のノイズ成分を除去することによりフィルタ済み出力電圧VO1FILを生成する。なお、29ピン及び30ピンと接地端との間には、バイパスキャパシタ(不図示)を接続してもよい。31ピンは、リニアレギュレータ300用の接地端子(外部端子T34に相当)であり、接地端に接続されている。このように、リニアレギュレータ300用の接地端子は、システム電源IC10の異なる2辺(例えば第2辺及び第3辺)に設けられている。37ピン〜39ピンは、DC/DCコンバータ100用のパワー電源入力端子(外部端子T12に相当)であり、いずれも入力電圧VIの印加端に接続されている。37ピン〜39ピンと接地端との間には、バイパスキャパシタ(不図示)を接続してもよい。41ピン及び42ピンは、DC/DCコンバータ100用のパワーグランド端子(外部端子T15に相当)であり、接地端に接続されている。なお、39ピンと41ピンとの間には、パワー電源入力端子とパワーグランド端子とのショートを防止するために、不使用端子(40ピン)が設けられている。
【0042】
システム電源IC10の第4辺(本図左辺)には、本図の上から下に向けて、14本の外部端子(43ピン〜56ピン)が順に並べられている。43ピンは、DC/DCコンバータ100用のブート端子(外部端子T11に相当)であり、キャパシタC2の第1端に接続されている。45ピン〜47ピンは、DC/DCコンバータ100用のスイッチング端子(外部端子T13に相当)であり、いずれもインダクタL1の第1端とキャパシタC2の第2端に接続されている。50ピンは、DC/DCコンバータ100用のフィードバック端子(外部端子T14に相当)であり、出力電圧VO1の印加端(=インダクタL1の第2端)に接続されている。なお、出力電圧VO1の印加端と接地端との間には、出力平滑用のキャパシタC1が接続されている。55ピン及び56ピンは、DC/DCコンバータ200用のスイッチング端子(外部端子T22に相当)であり、いずれもインダクタL2の第1端に接続されている。
【0043】
<DC/DCコンバータ(プライマリ電源)>
図4は、ブートストラップ形式のDC/DCコンバータ100の一構成例を示す図である。本構成例のDC/DCコンバータ100は、駆動部110と、制御部120と、過電圧検出部130と、Nチャネル型MOS電界効果トランジスタN1及びN2と、Pチャネル型MOS電界効果トランジスタP1と、を有する。
【0044】
なお、上記構成要素のうち、トランジスタN1及びN2並びにP1は、システム電源IC10に外付けされたディスクリート部品(インダクタL1、キャパシタC1及びC2)と共に、ブートストラップ形式のスイッチ出力段を形成する。以下、これらの接続関係について詳細に説明する。
【0045】
トランジスタN1のドレインは、外部端子T12(=入力電圧VIの印加端)に接続されている。トランジスタN1のソースは、外部端子T13(=スイッチ電圧Vswの印加端)に接続されている。トランジスタN1のゲートは、上側ゲート信号HGの印加端に接続されている。トランジスタN1は、上側ゲート信号HGがハイレベル(≒VB)であるときにオンして、上側ゲート信号HGがローレベル(≒Vsw)であるときにオフする。なお、トランジスタN1は、スイッチ出力段の上側トランジスタ(=出力トランジスタ)として機能する。
【0046】
トランジスタN2のドレインは、外部端子T13に接続されている。トランジスタN2のソースは、外部端子T15(=接地電圧GNDの印加端)に接続されている。トランジスタN2のゲートは、下側ゲート信号LGの印加端に接続されている。トランジスタN2は、下側ゲート信号LGがハイレベル(≒Vreg)であるときにオンして、下側ゲート信号LGがローレベル(≒GND)であるときにオフする。なお、トランジスタN2は、スイッチ出力段の下側トランジスタ(=同期整流トランジスタ)として機能する。
【0047】
トランジスタP1のドレインは、内部電源電圧Vregの印加端に接続されている。トランジスタP1のソースは、外部端子T11(=ブート電圧VBの印加端)に接続されている。このように接続されたトランジスタP1は、システム電源IC10に外付けされたキャパシタC2と共に、ブートストラップ回路を形成する。
【0048】
上記のブートストラップ回路は、スイッチ電圧Vswよりも常にキャパシタC2の両端間電圧VC2(=キャパシタC2の満充電時には、VC2≒Vreg−Vds(P1)、ただし、Vds(P1)はトランジスタP1のドレイン・ソース間電圧)だけ高いブート電圧VB(≒Vsw+VC2)を生成する。
【0049】
すなわち、ブート電圧VBは、スイッチ電圧Vswのハイレベル期間(Vsw≒VI、N1=ON、N2=OFF)にはVB≒VI+VC2となり、スイッチ電圧Vswのローレベル期間(Vsw≒GND、N1=OFF、N2=ON)にはVB≒VC2となる。
【0050】
このようにして生成されるブート電圧VBは、駆動部110(特に、後述の上側ドライバ111)に供給されており、上側ゲート電圧HGのハイレベル(=トランジスタN1をオンするためのゲート電圧)として用いられる。従って、トランジスタN1のオン期間には、上側ゲート電圧HGのハイレベル(≒VB)がスイッチ電圧Vswのハイレベル(≒VI)よりも高い電圧値(≒VI+VC2)まで引き上げられるので、トランジスタN1のゲート・ソース間電圧を高めてトランジスタN1を確実にオンすることが可能となる。
(【0051】以降は省略されています)

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