TOP特許意匠商標
特許ウォッチ DM通知 Twitter
10個以上の画像は省略されています。
公開番号2020178141
公報種別公開特許公報(A)
公開日20201029
出願番号2020126418
出願日20200727
発明の名称半導体装置
出願人住友電気工業株式会社
代理人個人,個人
主分類H01L 29/78 20060101AFI20201002BHJP(基本的電気素子)
要約【課題】動作の信頼性を向上させることが可能な半導体装置を提供する。
【解決手段】半導体装置1は、c面に対するオフ角が4°以下である主面を有する炭化珪素層10と、炭化珪素層10の主面12A上に配置される酸化膜20と、酸化膜20上に配置される電極30と、を備える。電極30側から平面的に見て電極30に重なる炭化珪素層10の主面12Aには、電極30側から平面的に見て外形形状が六角形である複数のピット91が形成されている。ピット91の密度は10000cm-2以下である。
【選択図】図2
特許請求の範囲【請求項1】
c面に対するオフ角が4°以下である主面を有する炭化珪素層と、
前記炭化珪素層の前記主面上に配置される酸化膜と、
前記酸化膜上に配置される電極と、を備え、
前記電極側から平面的に見て前記電極に重なる前記炭化珪素層の前記主面には、前記電極側から平面的に見て外形形状が六角形である複数のピットが形成されており、
前記ピットの密度は500cm
−2
以下であり、
前記ピットの深さは10nm以上である、半導体装置。
続きを表示(約 280 文字)【請求項2】
前記電極側から平面的に見て前記電極に重なる前記炭化珪素層の前記主面には、前記複数のピットに一対一で対応するように複数の凹部が形成されており、
前記電極側から平面的に見て、前記ピットの中心軸は、対応する前記凹部内に位置する、請求項1に記載の半導体装置。
【請求項3】
前記凹部は、前記電極側から平面的に見て外形形状が三角形である、請求項2に記載の半導体装置。
【請求項4】
前記電極側から平面的に見て、前記ピットの中心軸は、前記凹部の重心と前記凹部の頂点との間に位置する、請求項3に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明は半導体装置に関するものである。
続きを表示(約 11,000 文字)【背景技術】
【0002】
炭化珪素(SiC)層を動作層として含む半導体装置においては、炭化珪素層上に二酸化珪素からなる絶縁膜や金属などの導電体からなる電極が配置される。半導体装置においては、動作の信頼性を向上させることが重要である。これに関し、特定の材料からなる電極を採用する場合において絶縁膜の信頼性を向上させる方策が提案されている(たとえば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
特開2014−38899号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述のように、半導体装置においては、動作の信頼性を向上させることが重要である。そこで、動作の信頼性を向上させることが可能な半導体装置を提供することを目的の1つとする。
【課題を解決するための手段】
【0005】
本発明に従った半導体装置は、c面に対するオフ角が4°以下である主面を有する炭化珪素層と、炭化珪素層の上記主面上に配置される酸化膜と、酸化膜上に配置される電極と、を備える。電極側から平面的に見て電極に重なる炭化珪素層の上記主面には、電極側から平面的に見て外形形状が六角形である複数のピットが形成されている。そして、当該ピットの密度は10000cm
−2
以下である。
【発明の効果】
【0006】
上記半導体装置によれば、動作の信頼性を向上させることが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【0007】
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)の構造の一例を示す概略断面図である。
炭化珪素層の表面に形成されるピットの構造を示す概略平面図である。
炭化珪素層の表面に形成されるピットの構造を示す概略断面図である。
MOSFETの製造方法の一例を概略的に示すフローチャートである。
MOSFETの製造方法の一例を説明するための概略断面図である。
MOSFETの製造方法の一例を説明するための概略断面図である。
MOSFETの製造方法の一例を説明するための概略断面図である。
MOSFETの製造方法の一例を説明するための概略断面図である。
MOSFETの製造方法の一例を説明するための概略断面図である。
MOSFETの製造方法の一例を説明するための概略断面図である。
MOSFETの製造方法の一例を説明するための概略断面図である。
MOSFETの製造方法の一例を説明するための概略断面図である。
MOSFETの製造方法の一例を説明するための概略断面図である。
【発明を実施するための形態】
【0008】
[本願発明の実施形態の説明]
最初に本願発明の実施態様を列記して説明する。本願の半導体装置は、c面に対するオフ角が4°以下である主面を有する炭化珪素層と、炭化珪素層の上記主面上に配置される酸化膜と、酸化膜上に配置される電極と、を備える。電極側から平面的に見て電極に重なる炭化珪素層の上記主面には、電極側から平面的に見て外形形状が六角形である複数のピットが形成されている。そして、当該ピットの密度は10000cm
−2
以下である。
【0009】
炭化珪素層を動作層として含む半導体装置においては、その動作の信頼性に問題が生じる場合がある。本発明者らはその原因について検討し、以下のような知見を得て本発明に想到した。本発明者らの検討によれば、炭化珪素層を構成する炭化珪素結晶のc面({0001}面)に対するオフ角が4°以下である炭化珪素層の主面上に酸化膜を形成した構造を有する半導体装置においては、酸化膜と接触する炭化珪素層の表面に、外形形状が六角形である複数のピットが形成されている場合がある。このようなピットが形成された炭化珪素層の表面に接触するように酸化膜が形成されると、酸化膜の厚みのばらつきに起因して電界集中が生じ、酸化膜の信頼性が低下する。その結果、上記ピットの存在が、半導体装置の動作の信頼性を低下させる。そして、炭化珪素層の上記主面における上記ピットの密度を低減することにより、より具体的には10000cm
−2
以下とすることにより、動作の信頼性の低下を抑制することができる。
【0010】
本願の半導体装置においては、上記主面における上記ピットの密度が10000cm
−2
以下に低減されている。その結果、本願の半導体装置によれば、動作の信頼性を向上させることが可能な半導体装置を提供することができる。
【0011】
上記半導体装置において、上記電極側から平面的に見て上記電極に重なる上記炭化珪素層の上記主面には、上記複数のピットに一対一で対応するように複数の凹部が形成されており、上記電極側から平面的に見て、上記ピットの中心軸は、対応する上記凹部内に位置してもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。
【0012】
上記半導体装置において、上記凹部は、上記電極側から平面的に見て外形形状が三角形であってもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。なお、外形形状が三角形である状態とは、形状が幾何学的に厳密な意味での三角形であることを意味するのではなく、三角形状の外形形状を有していることを意味する。
【0013】
上記半導体装置において、上記電極側から平面的に見て、上記ピットの中心軸は、上記凹部の重心と上記凹部の頂点との間に位置してもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。上記電極側から平面的に見て、上記ピットの中心軸は、上記凹部の重心と、上記凹部の重心からステップフロー成長方向に平行な方向にある頂点との間に位置してもよい。
【0014】
上記半導体装置において、上記ピットの深さは10nm以上であってもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。
【0015】
[本願発明の実施形態の詳細]
次に、本発明にかかる半導体装置の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【0016】
図1を参照して、本実施の形態における半導体装置であるMOSFETについて説明する。図1を参照して、MOSFET1は、基板11と、エピタキシャル成長層12と、ゲート絶縁膜20と、ゲート電極30と、層間絶縁膜40と、ソース電極60と、ドレイン電極70と、ソース配線80とを備えている。
【0017】
基板11は、炭化珪素からなっている。基板11は、たとえば窒素(N)などのn型不純物を含むことにより、導電型がn型となっている。エピタキシャル成長層12は、炭化珪素からなっている。エピタキシャル成長層12は、基板11の第1の主面11A上にエピタキシャル成長により形成された層である。基板11およびエピタキシャル成長層12は、炭化珪素層10を構成する。主面12Aは、c面に対するオフ角が4°以下である炭化珪素層10の表面(主面)である。
【0018】
エピタキシャル成長層12の基板11とは反対側の主面12Aを含むように、ボディ領域14が配置されている。ボディ領域14は、主面12Aに沿って互いに所定の間隔をおいて複数形成されている。ボディ領域14は、たとえばアルミニウム(Al)、硼素(B)などのp型不純物を含むことにより導電型がp型となっている。
【0019】
主面12Aを含み、かつ各ボディ領域14に取り囲まれるように、ソース領域15が配置されている。ソース領域15は、たとえばリン(P)などのn型不純物を含むことにより、導電型がn型となっている。
【0020】
主面12Aを含み、かつソース領域15に取り囲まれるように、コンタクト領域16が配置されている。コンタクト領域16は、たとえばAl、Bなどのp型不純物を含むことにより、導電型がp型となっている。
【0021】
そして、エピタキシャル成長層12において、ボディ領域14、ソース領域15およびコンタクト領域16以外の領域は、ドリフト領域13となっている。ドリフト領域13は、たとえばNなどのn型不純物を含むことにより、導電型がn型となっている。ソース領域15は、ドリフト領域13に比べて高いn型不純物の濃度を有している。また、コンタクト領域16は、ボディ領域14に比べて高いp型不純物の濃度を有している。
【0022】
ゲート絶縁膜20は、たとえば二酸化珪素(SiO

)などの酸化物からなる酸化膜である。ゲート絶縁膜20は、主面12A上に接触して配置されている。ゲート絶縁膜20は、一のボディ領域14に取り囲まれて配置されるソース領域15上から、一のボディ領域14に隣接する他のボディ領域14に取り囲まれて配置されるソース領域15上にまで延在している。
【0023】
ゲート電極30は、ゲート絶縁膜20上に接触して配置される。ゲート電極30は、たとえば不純物が添加されたポリシリコンなどの導電体からなっている。ゲート電極30は、一のボディ領域14に取り囲まれて配置されるソース領域15上から、一のボディ領域14に隣接する他のボディ領域14に取り囲まれて配置されるソース領域15上にまで延在している。
【0024】
層間絶縁膜40は、SiO

などの絶縁体からなっている。層間絶縁膜40は、ゲート絶縁膜20上においてゲート電極30を取り囲むように形成されている。そして、層間絶縁膜40およびゲート絶縁膜20を厚み方向に貫通するように、コンタクトホール40Aが形成されている。すなわち、コンタクトホール40Aの側壁面は、ゲート絶縁膜20および層間絶縁膜40から構成される。コンタクトホール40Aからは、ソース領域15およびコンタクト領域16が露出している。
【0025】
ソース電極60は、コンタクトホール40Aから露出するエピタキシャル成長層12の主面12A(より具体的にはソース領域15およびコンタクト領域16の表面)およびコンタクトホール40Aを規定する側壁面を構成する層間絶縁膜40の表面を覆うとともに、層間絶縁膜40上にまで延在するように配置されている。ソース電極60は、導電体からなっている。具体的には、ソース電極60は、たとえばTi(チタン)、AlおよびSi(珪素)を含む金属膜であって、たとえばTiAlSi合金からなっている。
【0026】
ドレイン電極70は、基板11の第2の主面11B上に接触して配置されている。ドレイン電極70は、導電体からなっている。具体的には、ドレイン電極70は、たとえばTi、AlおよびSiを含む金属膜であって、たとえばTiAlSi合金からなっている。
【0027】
ソース配線80は、ソース電極60および層間絶縁膜40を覆うように形成されている。ソース配線80は、たとえばAlなどの導電体からなっている。ソース配線80は、ソース電極60を介してソース領域15と電気的に接続されている。
【0028】
次に、本実施の形態における半導体装置であるMOSFET1の動作について説明する。図1を参照して、ゲート電極30に印加される電圧が閾値電圧未満の状態、すなわちMOSFET1がオフの状態では、ソース電極60とドレイン電極70との間に電圧が印加されても、ボディ領域14とドリフト領域13とで形成されるpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極30に閾値電圧以上の電圧が印加されてMOSFET1がオンの状態になると、ボディ領域14においてゲート絶縁膜20を挟んでゲート電極30に対向する表面層に半転層が形成される。その結果、ソース領域15とドリフト領域13とが電気的に接続された状態となり、ソース電極60とドレイン電極70との間に電流が流れる。以上のように、MOSFET1は動作する。
【0029】
ここで、図1および図2を参照して、ゲート電極30側から平面的に見てゲート電極30に重なる炭化珪素層10の主面12A(ボディ領域14の表面)には、ゲート電極30側から平面的に見て外形形状が六角形である複数のピット91が形成されている。そして、ピット91の密度は主面12Aにおいて10000cm
−2
以下(1cm

あたり10000個以下)である。これにより、酸化膜であるゲート絶縁膜20の厚みのばらつきが低減され、電界集中の発生が抑制されることによりゲート絶縁膜20の信頼性が向上する。その結果、MOSFET1は、動作の信頼性が向上した半導体装置となっている。なお、主面12Aにおけるピット91の密度は1000cm
−2
以下とすることが好ましく、100cm
−2
以下とすることがより好ましい。
【0030】
また図1〜図3を参照して、本実施の形態において、ゲート電極30側から平面的に見てゲート電極30に重なる炭化珪素層10の主面12A(ボディ領域14の表面)には、ピット91に一対一で対応するように複数の凹部92が形成されている。ゲート電極30側から平面的に見て、ピット91の中心軸Aは、対応する凹部92内に位置している。さらに、本実施の形態において、凹部92は、ゲート電極30側から平面的に見て外形形状が三角形である。
【0031】
また、本実施の形態において、ゲート電極30側から平面的に見て、ピット91の中心軸Aは、凹部92の重心Gと凹部92の頂点Pとの間に位置している。ピット91の中心軸Aは、凹部92の重心Gから見て[−1−120]側に位置している。さらに、本実施の形態において、ピット91の深さ(主面12Aからピット91の底までの距離)は10nm以上である。動作の信頼性低下に対して影響の大きい深さ10nm以上のピット91の密度が10000cm
−2
以下となっていることにより、MOSFET1の動作の信頼性が向上している。深さ10nm以上のピット91の密度は、1000cm
−2
以下とすることが好ましく、500cm
−2
以下、さらには100cm
−2
以下とすることがより好ましい。
【0032】
ここで、ピット91および凹部92は、たとえば以下のようにして観察することができる。まず、半導体装置であるMOSFET1から、樹脂パッケージを除去する。樹脂パッケージの除去は、たとえばMOSFET1を発煙硝酸に浸漬することにより実施することができる。MOSFET1が樹脂パッケージに覆われていない場合、この工程は省略することができる。次に、配線(ソース配線80を含む)およびリードフレームが除去される。配線およびリードフレームの除去は、たとえば塩酸を用いて実施することができる。さらに、層間絶縁膜40、ゲート電極30およびゲート絶縁膜20が除去される。層間絶縁膜40、ゲート電極30およびゲート絶縁膜20の除去は、たとえば硝酸とフッ酸との混合液を用いて実施することができる。これにより、炭化珪素層10の主面12Aが露出し、観察可能な状態となる。ピット91および凹部92の観察は、たとえばAFM(Atomic Force Microscope)を用いて実施することができる。ピット91の密度は、たとえばAFMにより一辺5μmの正方形形状の領域を観察し、単位面積あたりのピット91の存在数から算出することができる。
【0033】
図3を参照して、主面12Aに垂直な断面において、ピット91を規定する壁面91Aの主面12Aに対する傾斜は、ピット91以外の領域における凹部92を規定する壁面92Aの主面12Aに対する傾斜に比べて大きくなっている。
【0034】
次に、本実施の形態におけるMOSFET1の製造方法の一例について説明する。図4および図1を参照して、本実施の形態におけるMOSFET1の製造方法では、まず炭化珪素層10を準備する工程(S10)が実施される。この工程(S10)では、以下の工程(S11)〜(S14)が実施されることにより、炭化珪素層10が準備される。
【0035】
図4を参照して、まず、工程(S11)として基板準備工程が実施される。この工程(S11)では、図5を参照して、たとえば所望の濃度でn型不純物を含む4H−SiCからなるインゴットがスライスされることにより、基板11が準備される。基板11の第1の主面11Aは、c面に対するオフ角が4°以下である表面である。
【0036】
次に、工程(S12)としてエピタキシャル成長工程が実施される。この工程(S12)では、図5を参照して、工程(S11)において準備された基板11の第1の主面11A上にエピタキシャル成長により炭化珪素からなるエピタキシャル成長層12が形成される。エピタキシャル成長におけるステップフローは、たとえば[11−20]の向きとすることができる。エピタキシャル成長層12は、ドリフト領域13(図1参照)に含まれるべき所望のn型不純物を含むように形成される。
【0037】
次に、工程(S13)としてイオン注入工程が実施される。この工程(S13)では、図5および図6を参照して、まず、たとえばAlイオンなどのp型不純物となるべきイオンが、エピタキシャル成長層12の主面12Aを含む領域に注入される。これにより、エピタキシャル成長層12内にボディ領域14が所望の間隔で複数形成される。次に、たとえばPイオンなどのn型不純物となるべきイオンが、上記ボディ領域14の厚みよりも浅い領域に注入される。これにより、各ボディ領域14内にソース領域15が形成される。次に、たとえばAlイオンなどのp型不純物となるべきイオンが、ソース領域15内にソース領域15の厚みと同等の厚みとなるように注入される。これにより、各ソース領域15内にコンタクト領域16が形成される。また、エピタキシャル成長層12において、ボディ領域14、ソース領域15およびコンタクト領域16のいずれも形成されない領域が、ドリフト領域13となる。
【0038】
次に、工程(S14)として活性化アニール工程が実施される。この工程(S14)では、図4を参照して、炭化珪素層10が所定の温度に加熱される。これにより、工程(S13)において注入された不純物が活性化し、不純物が注入された領域に所望のキャリアが生成する。このように工程(S11)〜(S14)が実施されることにより、図6に示す炭化珪素層10が得られる。
【0039】
次に、図4を参照して、工程(S20)として犠牲酸化膜形成工程が実施される。この工程(S20)では、図6および図7を参照して、工程(S10)において得られた炭化珪素層10が、たとえば酸素を含む雰囲気中において加熱される。これにより、エピタキシャル成長層12の主面12Aを覆うようにSiO

からなる熱酸化膜である犠牲酸化膜29が形成される。
【0040】
次に、図4を参照して、工程(S30)として犠牲酸化膜除去工程が実施される。この工程(S30)では、図7および図8を参照して、工程(S20)において形成された犠牲酸化膜29が除去される。犠牲酸化膜29の除去は、たとえばフッ酸を用いて実施することができる。これにより、工程(S11)〜(S14)において炭化珪素層10に形成された主面12A付近の異常層等が除去される。
【0041】
次に、図4を参照して、工程(S40)としてゲート絶縁膜形成工程が実施される。この工程(S40)では、図8および図9を参照して、工程(S30)が実施された炭化珪素層10が、たとえば酸素を含む雰囲気中において加熱される。これにより、エピタキシャル成長層12の主面12Aを覆うようにSiO

からなる熱酸化膜であるゲート絶縁膜20が形成される。
【0042】
次に、工程(S50)として、ゲート電極形成工程が実施される。この工程(S50)では、図9および図10を参照して、たとえばLPCVD(Low Pressure Chemical Vapor Deposition)により、適量の不純物を含むポリシリコンからなるゲート電極30がゲート絶縁膜20上に接触して形成される。
【0043】
次に、工程(S60)として層間絶縁膜形成工程が実施される。この工程(S60)では、図10および図11を参照して、たとえばLPCVDによりSiO

からなる層間絶縁膜40がゲート電極30およびゲート絶縁膜20上を覆うように形成される。層間絶縁膜40は、たとえばTEOSを原料として形成することができる。
【0044】
次に、図4を参照して、工程(S70)としてコンタクトホール形成工程が実施される。この工程(S70)では、図11および図12を参照して、層間絶縁膜40およびゲート絶縁膜20を貫通するコンタクトホール40Aが形成される。具体的には、コンタクトホール40Aを形成すべき領域に開口を有するマスク層を形成し、当該マスク層をマスクとして用いて、たとえばRIE(Reactive Ion Etching)を実施することにより、コンタクトホール40Aを形成することができる。コンタクトホール40Aからは、エピタキシャル成長層12の主面12A(より具体的にはソース領域15およびコンタクト領域16の表面)が露出する。
【0045】
次に、図4を参照して、工程(S80)として金属膜形成工程が実施される。この工程(S80)では、図12および図13を参照して、コンタクトホール40Aから露出するエピタキシャル成長層12の主面12A(より具体的にはソース領域15およびコンタクト領域16の表面)に接触するようにソース電極60となるべき金属膜が形成される。具体的には、コンタクトホール40Aから露出するエピタキシャル成長層12の主面12Aおよびコンタクトホール40Aの側壁を覆い、層間絶縁膜40上にまで延在するように、たとえばTi膜、Al膜およびSi膜がこの順に成膜される。また、同様の構造を有する金属膜が、基板11の主面11Bを覆うように成膜される。金属膜の成膜は、たとえばスパッタリングにより実施することができる。
【0046】
次に、図4を参照して、工程(S90)として合金化アニール工程が実施される。この工程(S90)では、工程(S80)において形成された金属膜が加熱されて合金化される。これにより、エピタキシャル成長層12とオーミック接触するソース電極60、および基板11とオーミック接触するドレイン電極70が得られる。
【0047】
次に、工程(S100)として、配線形成工程が実施される。この工程(S100)では、図13および図1を参照して、たとえば蒸着法により、Alなどの導電体からなるソース配線80が、ソース電極60に接触するように形成される。以上の手順により、本実施の形態のMOSFET1を製造することができる。
【0048】
ここで、工程(S11)において貫通転位の少ない基板11を準備することにより、上記ピット91の密度を10000cm
−2
以下とすることが容易となる。特に、貫通らせん転位の少ない基板11を準備することにより、10nm以上の深さを有するピット91の密度を低減することが容易となる。貫通転位(貫通らせん転位)の少ない基板11を得るためには、たとえば昇華法によるバルク成長に用いる種結晶の表面のダメージ層を除去する処理として、圧力400Torr以上の窒素雰囲気中で、1800℃以上の温度での熱エッチングを実施する。これにより、成長最初期に貫通転位(貫通らせん転位)の発生原因となり得る、種結晶表面のダメージ層に起因した二次元核発生を抑制することができる。また、上記工程(S20)および(S40)における熱酸化の温度を高くすることにより、具体的には熱酸化の温度を1250℃以上、より好ましくは1300℃以上とすることにより、10nm以上の深さを有するピット91の密度を低減することができる。また、上記工程(S20)および(S40)における熱酸化の雰囲気中に含まれる酸素に代えて、または酸素に加えて雰囲気中にオゾンを導入することにより、10nm以上の深さを有するピット91の密度を低減することができる。
【0049】
上記実施の形態においては、本願の半導体装置の一例として、MOSFETについて説明したが、本願の半導体装置はこれに限られず、たとえばIGBT(Insulated Gate Bipolar Transistor)など、他の構造の半導体装置であってもよい。
【0050】
今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
(【0051】以降は省略されています)

この特許をJ-PlatPatで参照する

関連特許

住友電気工業株式会社
受光装置
住友電気工業株式会社
ケーブル
住友電気工業株式会社
光学部品
住友電気工業株式会社
光増幅器
住友電気工業株式会社
光学部品
住友電気工業株式会社
電子機器
住友電気工業株式会社
光受信器
住友電気工業株式会社
光変調器
住友電気工業株式会社
受光素子
住友電気工業株式会社
半導体装置
住友電気工業株式会社
光ファイバ
住友電気工業株式会社
半導体装置
住友電気工業株式会社
半導体装置
住友電気工業株式会社
半導体装置
住友電気工業株式会社
光コネクタ
住友電気工業株式会社
半導体装置
住友電気工業株式会社
半導体装置
住友電気工業株式会社
半導体装置
住友電気工業株式会社
半導体装置
住友電気工業株式会社
光モジュール
住友電気工業株式会社
炭化珪素基板
住友電気工業株式会社
光モジュール
住友電気工業株式会社
半導体積層体
住友電気工業株式会社
面発光レーザ
住友電気工業株式会社
光モジュール
住友電気工業株式会社
光モジュール
住友電気工業株式会社
多芯ケーブル
住友電気工業株式会社
面発光レーザ
住友電気工業株式会社
面発光レーザ
住友電気工業株式会社
GaAs単結晶
住友電気工業株式会社
希土類磁石素材
住友電気工業株式会社
太陽光発電装置
住友電気工業株式会社
シャワーヘッド
住友電気工業株式会社
スタックコイル
住友電気工業株式会社
光トランシーバ
住友電気工業株式会社
光トランシーバ
続きを見る