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公開番号2020078240
公報種別公開特許公報(A)
公開日20200521
出願番号2019196018
出願日20191029
発明の名称電源制御装置、および電源回路
出願人ローム株式会社
代理人特許業務法人 佐野特許事務所
主分類H02M 3/28 20060101AFI20200424BHJP(電力の発電,変換,配電)
要約【課題】電源回路とともに用いるPFC回路をバースト動作させることが可能であり、PFC回路を制御する制御部の使用の自由度を向上させることのできる電源制御装置を提供する。
【解決手段】スイッチング素子と、出力電圧を分圧する分圧抵抗と、前記分圧抵抗の接続ノードに発生する帰還電圧に基づいて前記スイッチング素子を駆動制御する制御部と、を含むPFC回路(力率改善回路)から出力される前記出力電圧を入力とする電源回路を駆動制御する電源制御装置であり、前記接続ノードに電流を入力する入力状態と非入力状態とを繰り返す電流入力部を有する電源制御装置としている。
【選択図】図15
特許請求の範囲【請求項1】
スイッチング素子と、出力電圧を分圧する分圧抵抗と、前記分圧抵抗の接続ノードに発生する帰還電圧に基づいて前記スイッチング素子を駆動制御する制御部と、を含むPFC回路(力率改善回路)から出力される前記出力電圧を入力とする電源回路を駆動制御する電源制御装置であり、
前記接続ノードに電流を入力する入力状態と非入力状態とを繰り返す電流入力部を有する、電源制御装置。
続きを表示(約 1,800 文字)【請求項2】
前記電流入力部は、
前記帰還電圧が第1基準電圧を下回ると、前記入力状態から前記非入力状態へ切替える第1入力状態切替部と、
前記帰還電圧が前記第1基準電圧より低い第2基準電圧を上回ると、前記非入力状態から前記入力状態へ切替える第2入力状態切替部と、
を有する、請求項1に記載の電源制御装置。
【請求項3】
前記第1入力状態切替部は、
前記帰還電圧を前記第1基準電圧と比較する第1コンパレータと、
前記第1コンパレータの出力が入力されるクロック端子を含む第1Dフリップフロップと、
前記第1DフリップフロップのQ出力端子からの出力が入力される第1インバータと、
前記第1インバータの出力が入力されるリセット端子を含む第2Dフリップフロップと、
前記第2Dフリップフロップからの出力が入力される第2インバータと、
定電流源と、
前記第2インバータからの出力に応じて、前記定電流源による電流のオンオフを切替えるトランジスタと、
を有し、
前記第2入力状態切替部は、
前記帰還電圧を前記第2基準電圧と比較する第2コンパレータと、
前記第2コンパレータの出力に基づく信号が入力されるクロック端子を含む前記第2Dフリップフロップと、
前記第2インバータと、
前記定電流源と、
前記トランジスタと、
を有する、請求項2に記載の電源制御装置。
【請求項4】
前記電源回路のバースト動作を検出するバースト検出部と、
前記バースト検出部の出力と前記前記第2コンパレータの出力とが入力されて、前記第2Dフリップフロップの前記クロック端子に前記信号を出力する第1AND回路と、
を有する、請求項3に記載の電源制御装置。
【請求項5】
前記バースト検出部は、前記電源回路の出力電圧を帰還した第2帰還電圧を第3基準電圧および第4基準電圧と比較するヒステリシスコンパレータを含む、請求項4に記載の電源制御装置。
【請求項6】
前記バースト検出部は、
前記ヒステリシスコンパレータによって前記第2帰還電圧が前記第3基準電圧を下回ったことを検出されると、カウントを開始し、前記ヒステリシスコンパレータによって前記第2帰還電圧が前記第4基準電圧を上回ったことが検出されるまでに所定時間カウントをカウントすれば、前記バースト検出部にHighレベルの信号を出力させるタイマを含む、請求項5に記載の電源制御装置。
【請求項7】
前記バースト検出部の出力がHighレベルからLowレベルへ切り替わったことを検出すると、その瞬間だけLowレベルの信号を出力する立下がりエッジ検出部と、
前記立下がりエッジ検出部の出力と前記第1インバータの出力とが入力されて、前記第2Dフリップフロップのリセット端子への出力を行う第2AND回路と、
を有する、請求項4から請求項6のいずれか1項に記載の電源制御装置。
【請求項8】
ICパッケージとしての請求項1から請求項7のいずれか1項に記載の電源制御装置であり、
前記接続ノードに接続可能な第1外部端子は、前記ICパッケージの同一辺に沿って配置される同レベル耐圧の端子群に含まれる。
【請求項9】
前記PFC回路へ交流電圧を印加する印加端にダイオードを介して接続可能な第2外部端子と、
非接続端子である第3外部端子と、
を前記同一辺においてさらに有し、
前記第3外部端子は、前記端子群と前記第2外部端子との間に配置される、請求項8に記載の電源制御装置。
【請求項10】
前記第1外部端子と接続されるUVLO(Under Voltage Lock Out)用コンパレータを有する、請求項8または請求項9に記載の電源制御装置。
【請求項11】
請求項1から請求項10のいずれか1項に記載の電源制御装置を有する電源回路。
【請求項12】
LLC共振コンバータである請求項11に記載の電源回路。
【請求項13】
請求項11または請求項12に記載の電源回路と、前記電源回路の前段側に配置されるPFC回路と、を有するAC/DCコンバータ。

発明の詳細な説明【技術分野】
【0001】
本発明は、電源制御装置に関する。
続きを表示(約 8,800 文字)【背景技術】
【0002】
従来、DC/DCコンバータの一種として、LLC共振型のDC/DCコンバータ(以下、LLC共振コンバータ)が存在する。LLC共振コンバータは絶縁型のスイッチング電源回路である。
【0003】
また、従来、LLC共振コンバータ等の電源回路への入力電圧を生成する回路として、PFC回路(力率改善回路)が用いられる。従来のPFC回路の一例は、特許文献1に開示されている。特許文献1のPFC回路は、PFC回路の負荷が軽負荷時にスイッチング素子をバースト動作させてスイッチング損失を低減し、効率を向上させる。
【0004】
より具体的には、特許文献1のPFC回路における制御ICは、エラーアンプと、AC−COMP合成回路と、コンパレータと、を有する。エラーアンプは、PFC回路の出力電圧を分圧した電圧を基準電圧と比較する。エラーアンプの出力電圧は、COMP端子に印加される。AC−COMP合成回路は、外部から入力されるスタンバイ信号に応じて、COMP端子電圧に、VH端子からのAC電圧波形成分を重畳するか否かを切替える。コンパレータは、AC−COMP合成回路の出力をランプ発振器の出力と比較し、比較出力をRSFF(フリップフロップ)のR(リセット)端子に入力させることで、スイッチング素子のスイッチング動作を制御する。
【0005】
これにより、スタンバイ信号がハイのときに、AC−COMP合成回路からAC波形が重畳された信号が出力され、ランプ発振器の最低電圧よりも上記信号のピークが高くなったときにのみ、スイッチング素子のオンオフ制御が行われ、バースト動作が行われる。
【先行技術文献】
【特許文献】
【0006】
特開2017−17767号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、上記特許文献1のPFC回路では、LLC共振コンバータ等の電源回路とともに用いる際に、AC−COMP合成回路等の独特の構成を有した制御ICを使用する必要があり、使用できる制御ICが制限される問題があった。
【0008】
そこで、本発明は、電源回路とともに用いるPFC回路をバースト動作させることが可能であり、PFC回路を制御する制御部の使用の自由度を向上させることのできる電源制御装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するために本発明の一態様は、スイッチング素子と、出力電圧を分圧する分圧抵抗と、前記分圧抵抗の接続ノードに発生する帰還電圧に基づいて前記スイッチング素子を駆動制御する制御部と、を含むPFC回路(力率改善回路)から出力される前記出力電圧を入力とする電源回路を駆動制御する電源制御装置であり、前記接続ノードに電流を入力する入力状態と非入力状態とを繰り返す電流入力部を有する電源制御装置としている(第1の構成)。
【0010】
また、上記第1の構成において、前記電流入力部は、
前記帰還電圧が第1基準電圧を下回ると、前記入力状態から前記非入力状態へ切替える第1入力状態切替部と、
前記帰還電圧が前記第1基準電圧より低い第2基準電圧を上回ると、前記非入力状態から前記入力状態へ切替える第2入力状態切替部と、
を有することとしてもよい(第2の構成)。
【0011】
また、上記第2の構成において、前記第1入力状態切替部は、
前記帰還電圧を前記第1基準電圧と比較する第1コンパレータと、
前記第1コンパレータの出力が入力されるクロック端子を含む第1Dフリップフロップと、
前記第1DフリップフロップのQ出力端子からの出力が入力される第1インバータと、
前記第1インバータの出力が入力されるリセット端子を含む第2Dフリップフロップと、
前記第2Dフリップフロップからの出力が入力される第2インバータと、
定電流源と、
前記第2インバータからの出力に応じて、前記定電流源による電流のオンオフを切替えるトランジスタと、
を有し、
前記第2入力状態切替部は、
前記帰還電圧を前記第2基準電圧と比較する第2コンパレータと、
前記第2コンパレータの出力に基づく信号が入力されるクロック端子を含む前記第2Dフリップフロップと、
前記第2インバータと、
前記定電流源と、
前記トランジスタと、
を有することとしてもよい(第3の構成)。
【0012】
また、上記第3の構成において、前記電源回路のバースト動作を検出するバースト検出部と、
前記バースト検出部の出力と前記前記第2コンパレータの出力とが入力されて、前記第2Dフリップフロップの前記クロック端子に前記信号を出力する第1AND回路と、
を有することとしてもよい(第4の構成)。
【0013】
また、上記第4の構成において、前記バースト検出部は、前記電源回路の出力電圧を帰還した第2帰還電圧を第3基準電圧および第4基準電圧と比較するヒステリシスコンパレータを含むこととしてもよい(第5の構成)。
【0014】
また、上記第5の構成において、前記バースト検出部は、前記ヒステリシスコンパレータによって前記第2帰還電圧が前記第3基準電圧を下回ったことを検出されると、カウントを開始し、前記ヒステリシスコンパレータによって前記第2帰還電圧が前記第4基準電圧を上回ったことが検出されるまでに所定時間カウントをカウントすれば、前記バースト検出部にHighレベルの信号を出力させるタイマを含むこととしてもよい(第6の構成)。
【0015】
また、上記第4から第6のいずれかの構成において、前記バースト検出部の出力がHighレベルからLowレベルへ切り替わったことを検出すると、その瞬間だけLowレベルの信号を出力する立下がりエッジ検出部と、前記立下がりエッジ検出部の出力と前記第1インバータの出力とが入力されて、前記第2Dフリップフロップのリセット端子への出力を行う第2AND回路と、を有することとしてもよい(第7の構成)。
【0016】
また、ICパッケージとしての上記いずれかの構成の電源制御装置であり、前記接続ノードに接続可能な第1外部端子は、前記ICパッケージの同一辺に沿って配置される同レベル耐圧の端子群に含まれることとしてもよい(第8の構成)。
【0017】
また、上記第8の構成において、前記PFC回路へ交流電圧を印加する印加端にダイオードを介して接続可能な第2外部端子と、非接続端子である第3外部端子と、を前記同一辺においてさらに有し、前記第3外部端子は、前記端子群と前記第2外部端子との間に配置されることとしてもよい(第9の構成)。
【0018】
また、上記第8または第9の構成において、前記第1外部端子と接続されるUVLO(Under Voltage Lock Out)用コンパレータを有することとしてもよい(第10の構成)。
【0019】
また、本発明の別態様は、上記いずれかの構成の電源制御装置を有する電源回路である(第11の構成)。
【0020】
また、上記11の構成の電源回路は、LLC共振コンバータであることとしてもよい(第12の構成)。
【0021】
また、本発明の別態様は、上記いずれかの構成の電源回路と、前記電源回路の前段側に配置されるPFC回路と、を有するAC/DCコンバータである。
【発明の効果】
【0022】
本発明の電源制御装置によると、電源回路とともに用いるPFC回路をバースト動作させることが可能であり、PFC回路を制御する制御部の使用の自由度を向上させることができる。
【図面の簡単な説明】
【0023】
本発明の一実施形態に係るAC/DCコンバータの構成を示す回路図である。
電源制御ICにおけるスイッチングのオフタイミングを決定する構成を要部的に示す概略図である。
オフ閾値生成回路の一構成例を示す回路図である。
帰還電圧とオフ閾値との関係を示す模式図である。
ソフトスタート機能について説明するためのタイミングチャートである。
帰還電流合算回路の一構成例を示す回路図である。
共振電流検出信号のレベルシフトの一例を示すタイミングチャートである。
帰還電流合算回路におけるシンク電流の生成を示すタイミングチャートである。
帰還電流合算回路におけるソース電流の生成を示すタイミングチャートである。
電源制御ICの一構成例を示す回路図である。
オンタイミング制御部の一構成例を示す回路図である。
オンタイミング制御部の動作例を示すタイミングチャートである。
軽負荷である場合の各信号波形を示すタイミングチャートである。
重負荷である場合の各信号波形を示すタイミングチャートである。
電源制御ICにおけるPFC回路との連携機能に関する要部構成を示す回路図である。
電源制御ICとPFC回路との連携動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【0024】
以下に本発明の一実施形態について図面を参照して説明する。
【0025】
<1.AC/DCコンバータの全体構成>
図1は、本発明の一実施形態に係るAC/DCコンバータ5の構成を示す回路図である。AC/DCコンバータ5は、大きく分けて、前段側のPFC(力率改善)回路51と、後段側のLLC共振コンバータ52と、から構成される。なお、AC/DCコンバータ5は、民生機器(TV、PC、サーバー等)電源、LED照明電源、産業機器電源、OA機器(レーザプリンター等)電源など、各種の電源に適用される。
【0026】
PFC回路51は、昇圧チョッパー回路として構成され、ダイオードブリッジDBと、インダクタL1と、ダイオードD1と、コンデンサC1と、スイッチング素子M1と、抵抗R1と、抵抗R2と、PFC制御IC1と、を有する。
【0027】
ダイオードブリッジDBの入力端には、交流電圧Vacが印加される。ダイオードブリッジDBの出力端は、インダクタL1の一端に接続される。インダクタL1の他端は、ダイオードD1のアノードに接続される。インダクタL1とダイオードD1との接続ノードは、nチャネルMOSFETとして構成されるスイッチング素子M1のドレインに接続される。スイッチング素子M1のソースは、グランド電位の印加端に接続される。ダイオードD1のカソードは、コンデンサC1の一端に接続される。コンデンサC1の他端は、グランド電位の印加端に接続される。
【0028】
PFC制御IC1は、スイッチング素子M1のオンオフ駆動を制御する。スイッチング素子M1がオンされると、インダクタL1にエネルギーが蓄積され、スイッチング素子M1がオフされると、インダクタL1からダイオードD1を介して出力側へ電流が流れ、インダクタL1のエネルギーが解放される。
【0029】
PFC制御IC1は、ダイオードD1のカソード側に発生するPFC回路51の出力電圧(=Vin)を抵抗R1,R2によって分圧した後の帰還電圧REFを帰還されることで、PWM(パルス幅変調)制御によってスイッチング素子M1を駆動する。これにより、インダクタL1を流れるインダクタ電流のピークは、インダクタL1の入力側の入力電圧VIと同じ波形となり、力率改善を図ることができる。
【0030】
PFC回路51の出力としての入力電圧VinはLLC共振コンバータ52に入力される。LLC共振コンバータ52は、入力電圧Vinを出力電圧Voutに変換する。LLC共振コンバータ52は、スイッチング素子Q1,Q2と、トランスTrと、共振コンデンサCrと、ダイオードD11,D12と、シャントレギュレータSRと、フォトカプラPCと、抵抗R11,R12と、出力コンデンサC10と、電源制御IC2と、を有する。
【0031】
LLC共振コンバータ52は、その他にも、抵抗R3〜R8と、コンデンサC2〜C9と、ダイオードD2〜D5と、ツェナーダイオードZ1と、を有する。
【0032】
電源制御IC(電源制御装置)2は、LLC共振コンバータ52の駆動制御を行う。電源制御IC2は、外部との電気的接続を確立するための各種外部端子を有する。より具体的には、電源制御IC2は、VH端子(1番ピン)と、非接続端子(2番ピン)と、PFC_IN端子(3番ピン)と、FB端子(4番ピン)と、SET_SS端子(5番ピン)と、ILLC端子(6番ピン)と、VLLC端子(7番ピン)と、SW端子(8番ピン)と、REG端子(9番ピン)と、VCC端子(10番ピン)と、LO端子(11番ピン)と、GND端子(12番ピン)と、非接続端子(13番ピン)と、HGND端子(14番ピン)と、HO端子(15番ピン)と、HVCC端子(16番ピン)と、を有する。
【0033】
スイッチング素子Q1、Q2は、ともにnチャネルMOSFETとして構成される。スイッチング素子Q1のドレインには、入力電圧Vinが印加される。スイッチング素子Q1のソースは、スイッチング素子Q2のドレインに接続される。スイッチング素子Q2のソースは、グランド電位の印加端に接続される。
【0034】
トランスTrは、1次巻線Npと、2次巻線Ns1,Ns2と、補助巻線Naと、を有する。スイッチング素子Q1とQ2とが接続される接続ノードNsは、1次巻線Npの一端に接続される。1次巻線Npの他端は、共振コンデンサCrの一端に接続される。共振コンデンサCrの他端は、スイッチング素子Q2のソースに接続される。
【0035】
2次巻線Ns1の一端は、ダイオードD11のアノードに接続される。2次巻線Ns2の一端は、ダイオードD12のアノードに接続される。2次巻線Ns1の他端とNs2の他端とが接続される接続ノードは、グランド電位が印加される印加端GNDに接続される。
【0036】
ダイオードD11のカソードは、ダイオードD12のカソードに接続される。ダイオードD11のカソードは、コンデンサC10の一端とともに、出力端子OUTに接続される。コンデンサC10の他端は、印加端GNDに接続される。このように、LLC共振コンバータ52における2次側は、整流平滑回路として構成される。出力電圧Voutは、出力端子OUTに生成される。
【0037】
また、出力端子OUTと印加端GNDとの間には、抵抗R11,R12が直列に接続される。出力端子OUTと印加端GNDとの間には、その他として、フォトカプラPCに含まれる発光素子P1と、シャントレギュレータSRと、が配置される。出力端子OUTは、発光素子P1のアノードに接続される。発光素子P1のカソードは、シャントレギュレータSRのカソードに接続される。シャントレギュレータSRのアノードは、印加端GNDに接続される。
【0038】
シャントレギュレータSRは、出力電圧Voutを抵抗R11,R12によって分圧した後の分圧電圧と、基準電圧とを比較し、上記分圧電圧の基準電圧との誤差に応じた電流をカソード・アノード間に発生させる。発生した電流によって発光素子P1は発光する。これにより、出力電圧Voutが低いほど(負荷が重いほど)発光素子P1の発光量が少なくなる帰還動作が行われる。
【0039】
フォトカプラPCに含まれる受光素子P2は、発光素子P1から出力される光を受光する。受光素子P2の一端は、電源制御IC2のFB端子に接続され、他端はグランド電位の印加端に接続される。受光素子P2に流れる電流によってFB端子に帰還電圧Vfbが生成される。このような構成により、出力電圧Voutは、帰還電圧Vfbとして帰還される。
【0040】
LLC共振コンバータ52では、トランスTrの結合係数を小さくすることで漏れインダクタンスを大きくし、漏れインダクタンスと励磁インダクタンスを利用する。漏れインダクタンスは、共振用インダクタとして利用される。なお、1次巻線Npに直列に共振用インダクタを別途接続するようにしてもよい。
【0041】
上側のスイッチング素子Q1と下側のスイッチング素子Q2は、それぞれゲート駆動信号GH,GLによって相補的にオンオフされる。なお、ここでの「相補的」とは、双方のスイッチング素子がオフとなる期間であるデッドタイムを含むスイッチング動作も含む。また、スイッチング素子Q1,Q2ともにオンデューティは略50%である。
【0042】
ダイオードブリッジDBの一方の入力端は、ダイオードD2のアノードに接続され、他方の入力端は、ダイオードD3のアノードに接続される。ダイオードD2,D3のカソード同士は、抵抗R3の一端に接続される。抵抗R3の他端は、VH端子に接続される。これにより、交流電圧Vacは、ダイオードD2,D3によって全波整流されてVH端子に入力される。VH端子は、起動時に後述するコンデンサC8に充電を行って電源制御IC2を起動するために用いられる。
【0043】
PFC_IN端子は、抵抗R1とR2との接続ノードに接続される。
【0044】
SET_SS端子は、コンデンサC5の一端に接続される。コンデンサC5の他端は、グランド電位の印加端に接続される。抵抗R7は、コンデンサC5と並列に接続される。SET_SS端子は、ソフトスタート設定用に用いられる。なお、ソフトスタートについては、後述する。
【0045】
1次巻線Npと共振コンデンサCrとの接続ノードN1は、コンデンサC3の一端に接続される。コンデンサC3の他端は、抵抗R6の一端に接続される。抵抗R6の他端は、グランド電位の印加端に接続される。ILLC端子は、コンデンサC3と抵抗R6との接続ノードに接続される。ILLC端子には、共振電流を電圧信号に変換した共振電流検出信号VISが生成される。
【0046】
接続ノードN1は、コンデンサC4の一端にも接続される。コンデンサC4の他端は、コンデンサC6の一端に接続される。コンデンサC6の他端は、グランド電位の印加端に接続される。VLLC端子は、コンデンサC4とC6との接続ノードに接続される。VLLC端子には、共振電圧検出信号VCRが生成される。
【0047】
接続ノードNsは、コンデンサC2の一端に接続される。コンデンサC2の他端は、抵抗R4の一端に接続される。抵抗R4の他端は、抵抗R5の一端に接続される。抵抗R5の他端は、グランド電位の印加端に接続される。抵抗R4とR5との接続ノードは、SW端子に接続される。SW端子には、ツェナーダイオードZ1のカソードが接続される。ツェナーダイオードZ1のアノードは、グランド電位の印加端に接続される。
【0048】
接続ノードNsに発生するスイッチ電圧SWは、スイッチング素子Q1,Q2が双方オフのときに寄生容量の充電または放電によって、0Vから入力電圧Vinまで立ち上がる、または入力電圧Vinから0Vまで立ち下がる。SW端子には、このようなスイッチ電圧SWの立上り、および立下りを検出したスイッチ電圧検出信号VSWが生成される。なお、ツェナーダイオードZ1は、スイッチ電圧検出信号VSWが負となる場合に、スイッチ電圧検出信号VSWを順方向電圧によってクランプする。
【0049】
REG端子は、コンデンサC9の一端に接続される。コンデンサC9の他端は、グランド電位の印加端に接続される。REG端子には、内部電圧Vregが生成される。
【0050】
VCC端子は、コンデンサC8の一端に接続される。コンデンサC8の他端は、グランド電位の印加端に接続される。補助巻線Naの一端は、グランド電位の印加端に接続される。補助巻線Naの他端は、抵抗R8を介してダイオードD5のアノードに接続される。ダイオードD5のカソードは、VCC端子とコンデンサC8との接続ノードに接続される。これにより、補助巻線Naにより発生した電圧は、ダイオードD5およびコンデンサC8によって整流平滑され、VCC端子に生成される電源電圧Vccとなる。電源電圧Vccは、PFC制御IC1の電源としても用いられる。
(【0051】以降は省略されています)

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