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公開番号2020078224
公報種別公開特許公報(A)
公開日20200521
出願番号2019148397
出願日20190813
発明の名称連続した出力伝達電流を生成するスイッチングレギュレータ及びその動作方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人特許業務法人共生国際特許事務所
主分類H02M 3/155 20060101AFI20200424BHJP(電力の発電,変換,配電)
要約【課題】連続した出力伝達電流を生成するスイッチングレギュレータ及びその動作方法を提供する。
【解決手段】本発明の入力電圧から出力電圧を生成するスイッチングレギュレータは、インダクタと、インダクタを通過する電流によって出力電圧を生成する出力キャパシタと、フライングキャパシタと、バックブーストモード時又はブーストモード時、第1位相でフライングキャパシタを入力電圧に充電し、第2位相で電荷ポンピングによって入力電圧からブースティングされた電圧をフライングキャパシタからインダクタに提供する複数のスイッチと、を備える。
【選択図】図1
特許請求の範囲【請求項1】
入力電圧から出力電圧を生成するスイッチングレギュレータであって、
インダクタと、
前記インダクタを通過する電流によって前記出力電圧を生成する出力キャパシタと、
フライングキャパシタと、
バックブーストモード時又はブーストモード時、第1位相で前記フライングキャパシタを前記入力電圧に充電し、第2位相で電荷ポンピングによって前記入力電圧からブースティングされた電圧を前記フライングキャパシタから前記インダクタに提供する複数のスイッチと、を備えることを特徴とするスイッチングレギュレータ。
続きを表示(約 3,500 文字)【請求項2】
前記複数のスイッチは、前記バックブーストモード時、前記第1位相で接地電圧を前記インダクタに提供し、第2位相で前記インダクタを前記フライングキャパシタに接続させることを特徴とする請求項1に記載のスイッチングレギュレータ。
【請求項3】
前記複数のスイッチは、前記バックブーストモード時、前記第2位相に後続する第3位相で前記フライングキャパシタを前記入力電圧に充電し、前記インダクタに前記入力電圧を提供することを特徴とする請求項2に記載のスイッチングレギュレータ。
【請求項4】
前記複数のスイッチは、前記ブーストモード時、前記第1位相で前記インダクタに前記入力電圧を提供し、前記第2位相で前記インダクタを前記フライングキャパシタに接続させることを特徴とする請求項1に記載のスイッチングレギュレータ。
【請求項5】
前記インダクタを通過する電流は、前記第1位相及び前記第2位相で前記出力キャパシタ及び前記出力電圧を受信する負荷に提供されることを特徴とする請求項1に記載のスイッチングレギュレータ。
【請求項6】
前記出力キャパシタは、前記インダクタに連結されることを特徴とする請求項1に記載のスイッチングレギュレータ。
【請求項7】
前記複数のスイッチは、バックモード時、前記第1位相で前記インダクタに接地電圧を提供し、前記第2位相で前記インダクタに前記入力電圧を提供することを特徴とする請求項1に記載のスイッチングレギュレータ。
【請求項8】
前記複数のスイッチは、前記バックモード時、前記フライングキャパシタの両端に前記入力電圧及び前記接地電圧をそれぞれ提供することを特徴とする請求項7に記載のスイッチングレギュレータ。
【請求項9】
前記出力電圧の目標レベルにより、前記バックブーストモード、前記ブーストモード、又はバックモードを設定し、設定されたモードにより、前記複数のスイッチを制御するコントローラを更に含むことを特徴とする請求項1に記載のスイッチングレギュレータ。
【請求項10】
入力電圧から出力電圧を生成するスイッチングレギュレータであって、
インダクタと、
前記インダクタを通過する電流によって前記出力電圧を生成する出力キャパシタと、
フライングキャパシタと、
バックブーストモード時又はブーストモード時、第1位相で前記インダクタに前記入力電圧又は接地電圧を提供し、第2位相で電荷ポンピングによって前記入力電圧からブースティングされた電圧を前記フライングキャパシタから前記インダクタに提供する複数のスイッチと、を備えることを特徴とするスイッチングレギュレータ。
【請求項11】
前記複数のスイッチは、前記バックブーストモード時又はブーストモード時、前記第1位相で前記フライングキャパシタを前記入力電圧に充電し、前記第2位相で前記フライングキャパシタを前記インダクタに接続させることを特徴とする請求項10に記載のスイッチングレギュレータ。
【請求項12】
前記複数のスイッチは、前記バックブーストモード時、前記第2位相に後続する第3位相で前記フライングキャパシタを前記入力電圧に充電し、前記インダクタに前記入力電圧を提供することを特徴とする請求項11に記載のスイッチングレギュレータ。
【請求項13】
入力ノード及び出力ノードを有するスイッチングレギュレータであって、
前記入力ノードと接地ノードとの間で順次に直列連結された第1スイッチ、第2スイッチ、第3スイッチ、及び第4スイッチと、
前記入力ノードに連結された一端と、前記第3スイッチ及び前記第4スイッチに連結された一端とを有する第5スイッチと、
前記第2スイッチ及び前記第3スイッチに連結された一端と、前記出力ノードに連結された一端とを有するインダクタと、
前記出力ノードに連結された一端と、前記接地ノードに連結された一端とを有する出力キャパシタと、
前記第1スイッチ及び前記第2スイッチに連結された一端と、前記第3スイッチ、前記第4スイッチ、及び前記第5スイッチに連結された一端とを有するフライングキャパシタと、
前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチ、及び前記第5スイッチを制御するコントローラと、を備えることを特徴とするスイッチングレギュレータ。
【請求項14】
前記コントローラは、バックブーストモード時、第1位相で前記第1スイッチ、前記第3スイッチ、及び前記第4スイッチをオンにして前記第2スイッチ及び前記第5スイッチをオフにし、第2位相で前記第2スイッチ及び前記第5スイッチをオンにして前記第1スイッチ、前記第3スイッチ、及び前記第4スイッチをオフにすることを特徴とする請求項13に記載のスイッチングレギュレータ。
【請求項15】
前記コントローラは、バックブーストモード時、前記第2位相に後続する第3位相で前記第1スイッチ、前記第2スイッチ、及び前記第4スイッチをオンにして前記第3スイッチ及び前記第5スイッチをオフにすることを特徴とする請求項14に記載のスイッチングレギュレータ。
【請求項16】
前記インダクタを通過する電流は、前記第1位相及び前記第2位相で前記出力キャパシタ及び前記出力ノードに連結される負荷に提供されることを特徴とする請求項14に記載のスイッチングレギュレータ。
【請求項17】
前記コントローラは、ブーストモード時、第1位相で前記第1スイッチ、前記第2スイッチ、及び前記第4スイッチをオンにして前記第3スイッチ及び前記第5スイッチをオフにし、第2位相で前記第2スイッチ及び前記第5スイッチをオンにして前記第1スイッチ、前記第3スイッチ、及び前記第4スイッチをオフにすることを特徴とする請求項13に記載のスイッチングレギュレータ。
【請求項18】
前記インダクタを通過する電流は、前記第1位相及び前記第2位相で前記出力キャパシタ及び前記出力ノードに連結される負荷に提供されることを特徴とする請求項17に記載のスイッチングレギュレータ。
【請求項19】
前記コントローラは、バックモード時、第1位相で前記第1スイッチ、前記第3スイッチ、及び前記第4スイッチをオンにして前記第2スイッチ及び前記第5スイッチをオフにし、第2位相で前記第1スイッチ、前記第2スイッチ、及び前記第4スイッチをオンにして前記第3スイッチ及び前記第5スイッチをオフにすることを特徴とする請求項13に記載のスイッチングレギュレータ。
【請求項20】
前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチ、及び前記第5スイッチに加わる電圧は、バックブーストモード、ブーストモード、及びバックモードに関係なく、前記入力ノードの電圧以下であることを特徴とする請求項13に記載のスイッチングレギュレータ。
【請求項21】
複数の位相を含む周期に応じて反復されるスイッチングレギュレータの動作方法であって、
第1位相でフライングキャパシタを入力電圧に充電する段階と、
前記第1位相に後続する第2位相で電荷ポンピングによって前記フライングキャパシタの一端の電圧をブースティングする段階と、
前記第2位相で前記ブースティングされた電圧をインダクタに提供する段階と、を有することを特徴とするスイッチングレギュレータの動作方法。
【請求項22】
前記第1位相で前記インダクタに接地電圧を提供する段階を更に含むことを特徴とする請求項21に記載のスイッチングレギュレータの動作方法。
【請求項23】
前記第2位相に後続する第3位相で前記インダクタに前記入力電圧を提供する段階を更に含むことを特徴とする請求項22に記載のスイッチングレギュレータの動作方法。
【請求項24】
前記第1位相で前記インダクタに前記入力電圧を提供する段階を更に含むことを特徴とする請求項22に記載のスイッチングレギュレータの動作方法。
【請求項25】
前記ブースティングされた電圧は、前記入力電圧の2倍であることを特徴とする請求項21に記載のスイッチングレギュレータの動作方法。

発明の詳細な説明【技術分野】
【0001】
本発明は、供給電圧生成に関し、より詳細には、連続した出力伝達電流を生成するスイッチングレギュレータ及びその動作方法に関する。
続きを表示(約 19,000 文字)【背景技術】
【0002】
供給電圧(supply voltage)は、電子部品に電力を提供するために生成され、電子部品による電力消耗を低減させるために、電子部品に提供される供給電圧のレベルが変更される。例えば、デジタル信号を処理するデジタル回路の場合、相対的に低い性能が要求されるときに低レベルの供給電圧が提供される一方、相対的に高い性能が要求されるときに高レベルの供給電圧が提供される。それにより、多様なレベルの供給電圧を生成することができるスイッチングレギュレータが使用され、スイッチングレギュレータは、迅速に変更可能に低減されたノイズを有する供給電圧を生成することが要求される。
【先行技術文献】
【特許文献】
【0003】
国際公開第2017/014931号
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、連続した出力伝達電流を生成るスイッチングレギュレータ及びその動作方法を提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明の一態様による入力電圧から出力電圧を生成するスイッチングレギュレータは、インダクタと、前記インダクタを通過する電流によって前記出力電圧を生成する出力キャパシタと、フライングキャパシタと、バックブースト(buck−boost)モード時又はブーストモード時、第1位相で前記フライングキャパシタを前記入力電圧に充電し、第2位相で電荷ポンピングによって前記入力電圧からブースティングされた電圧を前記フライングキャパシタから前記インダクタに提供する複数のスイッチと、を備える。
【0006】
上記目的を達成するためになされた本発明の他の態様による入力電圧から出力電圧を生成するスイッチングレギュレータは、インダクタと、前記インダクタを通過する電流によって前記出力電圧を生成する出力キャパシタと、フライングキャパシタと、バックブーストモード時又はブーストモード時、第1位相で前記インダクタに前記入力電圧又は接地電圧を提供し、第2位相で電荷ポンピングによって前記入力電圧からブースティングされた電圧を前記フライングキャパシタから前記インダクタに提供する複数のスイッチと、を備える。
【0007】
上記目的を達成するためになされた本発明の更に他の態様による入力ノード及び出力ノードを有するスイッチングレギュレータは、前記入力ノードと接地ノードとの間で順次に直列連結された第1スイッチ、第2スイッチ、第3スイッチ及び、第4スイッチと、前記入力ノードに連結された一端と、前記第3スイッチ及び前記第4スイッチに連結された一端とを有する第5スイッチと、前記第2スイッチ及び前記第3スイッチに連結された一端と、前記出力ノードに連結された一端とを有するインダクタと、前記出力ノードに連結された一端と前記接地ノードに連結された一端とを有する出力キャパシタと、前記第1スイッチ及び前記第2スイッチに連結された一端と、前記第3スイッチ、前記第4スイッチ、及び前記第5スイッチに連結された一端とを有するフライングキャパシタと、前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチ、及び前記第5スイッチを制御するコントローラと、を備える。
【0008】
上記目的を達成するためになされた本発明の一態様による複数の位相を含む周期に応じて反復されるスイッチングレギュレータの動作方法は、第1位相でフライングキャパシタを入力電圧に充電する段階と、前記第1位相に後続する第2位相で電荷ポンピングによって前記フライングキャパシタの一端の電圧をブースティングする段階と、前記第2位相で前記ブースティングされた電圧をインダクタに提供する段階と、を有する。
【発明の効果】
【0009】
本発明によれば、低減されたノイズを有する供給電圧を生成し、改善された動作信頼度、及び効率性を有するスイッチングレギュレータを提供することができる。
【図面の簡単な説明】
【0010】
本発明の一実施形態によるスイッチングレギュレータを示すブロック図である。
比較例によるスイッチングレギュレータを示す図である。
比較例によるスイッチングレギュレータを示す図である。
本発明の第1実施形態によるスイッチングレギュレータを示す回路図である。
本発明の第1実施形態によるバックブーストモードにおけるスイッチングレギュレータを示す回路図である。
本発明の第1実施形態によるバックブーストモードにおけるスイッチングレギュレータを示す回路図である。
本発明の第1実施形態による図4A及び図4Bのスイッチングレギュレータの動作例を示すタイミング図である。
本発明の第2実施形態によるバックブーストモードにおけるスイッチングレギュレータを示す回路図である。
本発明の第2実施形態による図6のスイッチングレギュレータの動作例を示すタイミング図である。
本発明の第1実施形態によるブーストモードにおけるスイッチングレギュレータを示す回路図である。
本発明の第1実施形態によるブーストモードにおけるスイッチングレギュレータを示す回路図である。
本発明の第1実施形態による図8A及び図8Bのスイッチングレギュレータの動作例を示すタイミング図である。
本発明の第1実施形態によるバックモードにおけるスイッチングレギュレータを示す回路図である。
本発明の第1実施形態によるバックモードにおけるスイッチングレギュレータを示す回路図である。
本発明の第1実施形態による図10A及び図10Bのスイッチングレギュレータの動作例を示すタイミング図である。
本発明の他の実施形態によるスイッチングレギュレータを示すブロック図である。
本発明の第1実施形態によるバックブーストモードにおけるスイッチングレギュレータの動作方法を示すフローチャートである。
本発明の第2実施形態によるバックブーストモードにおけるスイッチングレギュレータの動作方法を示すフローチャートである。
本発明の第1実施形態によるブーストモードにおけるスイッチングレギュレータの動作方法を示すフローチャートである。
本発明の第1実施形態によるバックモードにおけるスイッチングレギュレータの動作方法を示すフローチャートである。
本発明の第1実施形態によるバックブーストモードにおけるスイッチングレギュレータの動作方法の他の例を示すフローチャートである。
本発明の第2実施形態によるバックブーストモードにおけるスイッチングレギュレータの動作方法の他の例を示すフローチャートである。
本発明の第1実施形態によるブーストモードにおけるスイッチングレギュレータの動作方法の他の例を示すフローチャートである。
本発明の第1実施形態によるバックモードにおけるスイッチングレギュレータの動作方法の他の例を示すフローチャートである。
本発明の一実施形態によるシステムを示す図である。
本発明の一実施形態による無線通信装置を示すブロック図である。
【発明を実施するための形態】
【0011】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【0012】
図1は、本発明の一実施形態によるスイッチングレギュレータ10を示すブロック図である。スイッチングレギュレータ10は、入力ノード13を介して入力電圧V
IN
を受信し、出力ノード14を介して出力電圧V
OUT
を出力する。出力電圧V
OUT
は、他の電子部品(又は、負荷)の供給電圧(supply voltage)として使用される。図1に示すように、スイッチングレギュレータ10は、スイッチ回路11、コントローラ12、フライングキャパシタC

、インダクタL、及び出力キャパシタC

を含む。一部実施形態において、スイッチングレギュレータ10に含まれる構成要素は1つの半導体パッケージに含まれる。一部実施形態において、スイッチングレギュレータ10は印刷回路基板(PCB:printed circuit board)を含み、スイッチングレギュレータ10の構成要素のうちの少なくとも2個は、分離された半導体パッケージとして印刷回路基板(PCB)に実装される。
【0013】
スイッチングレギュレータ10は、素子のオン/オフを切換え(switch)ることにより出力電圧V
OUT
を生成する任意の電子回路を指す。例えば、スイッチングレギュレータ10のスイッチ回路11は、コントローラ12から提供されるスイッチ制御信号C_SWに基づいてスイッチ回路11に含まれる少なくとも1つのスイッチをオン(on)/オフ(off)し、それによりインダクタLを通過するインダクタ電流I

の経路を調整する。本明細書において、スイッチのオンはスイッチの両端が電気的に接続された(connected)状態を指し、スイッチのオフはスイッチの両端が電気的に遮断された(disconnected)状態を指す。また、オン状態のスイッチ及び/又は導線を経由して電気的に接続された2以上の構成要素は単に接続されたと称され、導線などを介して電気的に常時接続された2以上の構成要素は結合された(coupled)と称される。
【0014】
図3などを参照して後述するように、スイッチングレギュレータ10の例として、DC−DCコンバータは、DC電圧である入力電圧V
IN
からDC電圧である出力電圧V
OUT
を生成する。例えば、バック(buck)コンバータは、入力電圧V
IN
のレベルよりも低レベルの出力電圧V
OUT
を生成し、降圧(step−down)コンバータとも称される。ブーストコンバータは、入力電圧V
IN
のレベルよりも高レベルの出力電圧V
OUT
を生成し、昇圧(step−up)コンバータとも称される。バックブースト(buck−boost)(又は、昇降圧)コンバータは、入力電圧V
IN
のレベルよりも低いか又は高いレベルの出力電圧V
OUT
を生成する。以下、本明細書において、スイッチングレギュレータ10を、バックブーストDC−DCコンバータを主に参照して説明するが、本発明の一実施形態は、入力電圧V
IN
がAC電圧であるAC−DCコンバータであるように、他種のスイッチングレギュレータ10にも適用されるということは、理解されるであろう。
【0015】
スイッチ回路11は、コントローラ12からスイッチ制御信号C_SWを受信してスイッチ制御信号C_SWによりオン/オフされる少なくとも1つのスイッチを含む。スイッチ回路11は、スイッチ制御信号C_SWに基づいて、インダクタLに提供される電圧を調節することによりインダクタLを通過するインダクタ電流I

を調整する。例えば、スイッチ回路11は、出力キャパシタC

を充電するためにスイッチ制御信号C_SWに応答してインダクタ電流I

を誘発させる一方、出力キャパシタC

の過充電を防止するためにスイッチ制御信号C_SWに応答してインダクタ電流I

を調節する。スイッチ回路11は、例えばスイッチングレギュレータ10の出力電圧V
OUT
を受信する負荷(load)LD(図3)がある場合、インダクタ電流I

の少なくとも一部が負荷に提供される。スイッチ回路11の例は、図3を参照して後述する。
【0016】
図1に示すように、インダクタL及び出力キャパシタC

は直列連結され、それにより、コントローラ12に流れる電流を無視すると、インダクタ電流I

及び出力伝達電流I

は実質的に一致する。インダクタ電流I

は、スイッチ回路11によってインダクタLに印加される電圧V

に依存する。本明細書において、スイッチ回路11及びインダクタLが連結されたノードの電圧はインダクタ電圧V

と称される。一部実施形態において、出力キャパシタC

のキャパシタンスは、スイッチングレギュレータ10の出力端14に連結される負荷に提供される電流(又は、負荷が消費する電流)に基づいて決定される。また、一部実施形態において、インダクタLのインダクタンスは、出力キャパシタC

のキャパシタンス及び/又はスイッチング周波数に基づいて、例えばスイッチングレギュレータ10の設計時に決定される。一部実施形態において、フライングキャパシタC

のキャパシタンスは、負荷に提供される電流、スイッチング周波数、入力電圧V
IN
、及び/又は出力電圧V
OUT
に基づいて決定される。
【0017】
コントローラ12は、基準電圧V
REF
及び出力電圧V
OUT
に基づいてスイッチ制御信号C_SWを生成する。例えば、コントローラ12は、2以上の抵抗で出力電圧V
OUT
を分割することによりフィードバック電圧を生成し、フィードバック電圧及び基準電圧V
REF
を比較することにより、フィードバック電圧が基準電圧V
REF
と一致するようにスイッチ制御信号C_SWを生成する。それにより、出力電圧V
OUT
のレベルは基準電圧V
REF
のレベルによって決定され、基準電圧V
REF
のレベルを変更することにより出力電圧V
OUT
のレベルが変更される。一部実施形態において、コントローラ12は、上述の動作を遂行するために出力ノードの電流、即ちインダクタ電流I

又は出力伝達電流I

を感知し、感知された電流の大きさに基づいてスイッチ制御信号C_SWを生成する。また、一部実施形態において、コントローラ12は、出力電圧V
OUT
及び出力ノードの電流の両方に基づいてスイッチ制御信号C_SWを生成する。一部実施形態において、コントローラ12は、少なくとも1つの比較器、少なくとも1つの論理ゲートを含む。
【0018】
一部実施形態において、スイッチングレギュレータ10は、出力電圧V
OUT
の目標レベルにより、バックモード、バックブーストモード、又はブーストモードに設定される。例えば、コントローラ12は、入力電圧V
IN
及び基準電圧V
REF
に基づいてスイッチングレギュレータ10のモードを設定する。一部実施形態において、コントローラ12は、出力電圧V
OUT
のレベルが入力電圧V
IN
の約90%未満である場合、スイッチングレギュレータ10をバックモードに設定し、出力電圧V
OUT
のレベルが入力電圧V
IN
の約110%超である場合、スイッチングレギュレータ10をブーストモードに設定し、出力電圧V
OUT
のレベルが入力電圧V
IN
の約90%以上約110%以下である場合、スイッチングレギュレータ10をバックブーストモードに設定する。スイッチングレギュレータ10が、バックモード、バックブーストモード、及びブーストモードをいずれも支援することにより、出力電圧V
OUT
のレベルは広範囲に変動する。
【0019】
コントローラ12は、スイッチ回路11に連結されたフライングキャパシタC

及びスイッチ回路11が電荷ポンプ(charge pump)として機能するようにスイッチ制御信号C_SWを生成し、スイッチング周期(cycle)に含まれる一部位相(phase)において、電荷ポンプによってブースティングされたインダクタ電圧V

がインダクタLに提供される。一部実施形態において、ブースティングされた電圧は、近似的に入力電圧V
IN
の2倍に対応する電圧である。それにより、図5などを参照して後述するように、出力キャパシタC

及び負荷に提供される出力伝達電流I

が連続して変動する。後述するように、図2A及び図2Bのバックブーストコンバータから出力キャパシタC

及び負荷LDに提供される出力伝達電流I

は、スイッチング周期毎に急激に変更される、それにより、スイッチングレギュレータ10は良好ではない特性を有し、それを解消するためにコスト及び複雑度が増大してしまう。しかし、スイッチングレギュレータ10において、連続して変動する出力伝達電流I

は迅速に変更可能であり、低減されたノイズを有する出力電圧V
OUT
を可能にする。また、不連続な出力伝達電流のピーク電流よりも低い出力伝達電流I

のピーク電流により、素子、例えばインダクタL及び出力キャパシタC

は、小容量及び/又は低減された大きさを有する。それにより、コントローラ12は、小型化され、他回路と共に容易に集積される。
【0020】
スイッチングレギュレータ10が生成する出力電圧V
OUT
は電子部品に電力を提供する供給電圧として機能し、そのような電子部品はスイッチングレギュレータ10の負荷と称される。例えば、出力電圧V
OUT
は、デジタル信号を処理するデジタル回路、アナログ信号を処理するアナログ回路、及び/又はRF信号を処理するRF回路などに提供される。負荷の誤動作を防止するために、出力電圧V
OUT
は、低減されたノイズを有することが要求され、特にスイッチングレギュレータ10のスイッチング動作に起因するリップル(ripple)を低減させることが要求される。また、負荷の電力消耗を低減させるために出力電圧V
OUT
のレベルが動的に変更され、例えばスイッチングレギュレータ10は、負荷で低い性能又は電力消耗が要求される場合に低レベルの出力電圧V
OUT
を提供する一方、負荷で高い性能又は電力消耗が要求される場合に高レベルの出力電圧V
OUT
を提供する。そのことから、出力電圧V
OUT
のリップルを低減させるために出力キャパシタC

の増大されたキャパシタンスが要求される一方、出力電圧V
OUT
のレベルを迅速に変更するために低減されたキャパシタンスが要求される。上述のように、スイッチングレギュレータ10は、連続した出力伝達電流I

により低減されたリップルを有する出力電圧V
OUT
を生成することができる。それにより、出力キャパシタC

のキャパシタンスは低減され、結果として、出力電圧V
OUT
のレベルが迅速に変更されるだけではなく、スイッチングレギュレータ10が小型化される。
【0021】
図2A及び図2Bは、比較例によるスイッチングレギュレータを示す図である。具体的に、図2Aはバックブーストモードにおけるスイッチングレギュレータ20aの回路図及びその動作を示すタイミング図であり、図2Bはブーストモードにおけるスイッチングレギュレータ20bの回路図及びその動作を示すタイミング図である。本明細書に含まれる図面において、スイッチング周期に含まれる位相の期間(duration)は実質的に同一に示されるが、それは図解の便宜のためのものであり、位相の期間が異なるという点に留意する。以下、図2A及び図2Bに関係する説明において、重複内容は省略される。
【0022】
図2Aを参照すると、スイッチングレギュレータ20aは、第1スイッチSW21、第2スイッチSW22、第3スイッチSW23、第4スイッチSW24、インダクタL、及び出力キャパシタC

を含み、負荷LDがスイッチングレギュレータ20aに連結される。スイッチングレギュレータ20aは、バックモード、バックブーストモード、及びブーストモードを支援し、第1スイッチSW21、第2スイッチSW22、第3スイッチSW23、及び第4スイッチSW24のそれぞれが、モードによりオンになったりオフになったりする。例えば、図2Aに示すように、バックブーストモードにおいて、第1スイッチSW21、第2スイッチSW22、第3スイッチSW23、及び第4スイッチSW24のそれぞれは、スイッチング周期に含まれる第1位相P1及び第2位相P2により、オンになったりオフになったりする。
【0023】
図2Aの回路図において、第1位相P1で、第1経路PA1aとして示されるように、第2スイッチSW22及び第3スイッチSW23がオンになり、第1スイッチSW21及び第4スイッチSW24がオフになる。それにより、インダクタ電流I

は、接地ノードから第2スイッチSW22、インダクタL、及び第3スイッチSW23を通過して出力キャパシタC

及び負荷LDに流れる。図2Aのタイミング図に示すように、第1位相P1で、インダクタ電流I

は漸進的に下降し、出力伝達電流I

も下降する。
【0024】
図2Aの回路図において、第2位相P2で、第2経路PA2aとして示されるように、第1スイッチSW21及び第4スイッチSW24がオンになり、第2スイッチSW22及び第3スイッチSW23がオフになる。それにより、インダクタ電流I

は、入力ノードから第1スイッチSW21、インダクタL、及び第4スイッチSW24を通過して接地ノードに流れる。図2Aのタイミング図に示すように、第2位相P2で、インダクタ電流I

は漸進的に上昇する一方、出力伝達電流IDは、オフになった第3スイッチSW23に起因して近似的にゼロになる。それにより、図2Aのタイミング図に示すように、インダクタ電流I

は連続する一方、出力伝達電流I

は不連続である。また、所望レベルの出力電圧V
OUT
のために、出力伝達電流I

は高いピーク値I
PEA
Kを有する。
【0025】
図2Bを参照すると、スイッチングレギュレータ20bは、ブーストモードにおいて、第2スイッチSW22がオフになり、第1スイッチSW21、第3スイッチSW23、及び第4スイッチSW24は、スイッチング周期に含まれる第1位相P1及び第2位相P2により、オンになったりオフになったりする。
【0026】
図2Bの回路図において、第1位相P1で、第1経路PA1bとして示されるように、第1スイッチSW21及び第3スイッチSW23がオンになり、第4スイッチSW24がオフになる。それにより、インダクタ電流I

は、入力ノードから第1スイッチSW21、インダクタL、及び第3スイッチSW23を通過して出力キャパシタC

及び負荷LDに流れる。図2Bのタイミング図に示すように、第1位相P1で、インダクタ電流I

は漸進的に下降し、出力伝達電流I

も下降する。
【0027】
図2Bの回路図において、第2位相P2で、第2経路PA2bとして示されるように、第1スイッチSW21及び第4スイッチSW24がオンになり、第3スイッチSW23がオフになる。それにより、インダクタ電流I

は、入力ノードから第1スイッチSW21、インダクタL、及び第4スイッチSW24を通過して接地ノードに流れる。図2Bのタイミング図に示すように、第2位相P2で、インダクタ電流I

は漸進的に上昇する一方、出力伝達電流I

は、オフになった第3スイッチSW23に起因して近似的にゼロになる。それにより、図2Bのタイミング図に示すように、インダクタ電流I

は連続する一方、出力伝達電流I

は不連続である。また、所望レベルの出力電圧V
OUT
のために、出力伝達電流I

は高いピーク値I
PEAK
を有する。
【0028】
図3は、本発明の第1実施形態によるスイッチングレギュレータ30を示す回路図である。図1のスイッチングレギュレータ10に類似して、図3のスイッチングレギュレータ30は、スイッチ回路31、コントローラ32、フライングキャパシタC

、インダクタL、及び出力キャパシタC

を含み、負荷LDがスイッチングレギュレータ30に連結される。以下、図3に関係する説明において、図1に関係する説明と重複する内容は省略される。
【0029】
スイッチ回路31は、第1スイッチSW1〜第5スイッチSW5を含む。図3に示すように、第1スイッチSW1、第2スイッチSW2、第3スイッチSW3、及び第4スイッチSW4は入力ノードから接地ノードまでの間に順次に直列連結され、第5スイッチSW5は入力ノードに連結された一端と第3スイッチSW3及び第4スイッチSWに連結された一端とを有する。図3に示すスイッチは、コントローラ32から提供されるスイッチ制御信号C_SWにより、両端を電気的に接続させたり電気的に遮断させたりする任意の構造を有する。スイッチは、パワースイッチと称され、一部実施形態において、スイッチ制御信号C_SWが印加されるゲートを有するNFET(N−channel field effect transistor)又はPFET(P−channel field effect transistor)を含み、一部実施形態において、相互直列連結されたり並列連結されたりする少なくとも1つのNFET及び/又は少なくとも1つのPFETを含む。また、一部実施形態において、スイッチは、BJT(bipolar junction transistor)のような少なくとも1つの他類型のトランジスターを含む。
【0030】
フライングキャパシタC

は、第1スイッチSW1及び第2スイッチSW2に連結された一端と第3スイッチSW3及び第4スイッチSW4に連結された一端とを有する。以下、図面を参照して後述するように、コントローラ32は、第1スイッチSW1〜第5スイッチSW5及びフライングキャパシタC

が電荷ポンプとして動作するように、スイッチ制御信号C_SWを生成する。また、コントローラ32は、電荷ポンプによってブースティングされたインダクタ電圧V

をインダクタLに印加するように、スイッチ制御信号C_SWを生成する。それにより、出力キャパシタC

に提供される出力伝達電流I

は連続し、スイッチングレギュレータ30は良好な特性を有する。以下、本実施形態について、図4A及び図4Bのスイッチングレギュレータ40を参照して説明する。
【0031】
図4A及び図4Bは、本発明の第1実施形態によるバックブーストモードにおけるスイッチングレギュレータ40を示す回路図であり、図5は、本発明の第1実施形態による図4A及び図4Bのスイッチングレギュレータ40の動作例を示すタイミング図である。具体的に、図4Aは第1位相P1におけるスイッチングレギュレータ40を示し、図4Bは第2位相P2におけるスイッチングレギュレータ40を示し、図4A及び図4Bにおいて、電流が流れる経路及びオン状態のスイッチは太く表示される。
【0032】
図4Aを参照すると、図3のスイッチングレギュレータ30に類似して、スイッチングレギュレータ40は、スイッチ回路41、コントローラ42、フライングキャパシタC

、インダクタL、及び出力キャパシタC

を含み、スイッチ回路41は、第1スイッチSW1〜第5スイッチSW5を含み、負荷LDがスイッチングレギュレータ30に連結される。バックブーストモード時、第1位相P1におけるコントローラ42は、第1スイッチSW1、第3スイッチSW3、及び第4スイッチSW4をオンにして第2スイッチSW2及び第5スイッチSW5をオフにするようにスイッチ制御信号C_SWを生成する。一部実施形態において、バックブーストモード時、スイッチングレギュレータ40は、入力電圧V
IN
に類似したレベルを有する出力電圧V
OUT
を生成する。
【0033】
フライングキャパシタC

の両端は、例えば第1スイッチSW1及び第4スイッチSW4がオン状態であるときに入力ノード及び接地ノードにそれぞれ接続され、フライングキャパシタC

は入力電圧V
IN
に充電される。また、インダクタ電流I

は、接地ノードから第4スイッチSW4、第3スイッチSW3、及びインダクタLを通過して出力キャパシタC

及び負荷LDに流れる。それにより、図5に示すように、インダクタ電流I

は漸進的に下降し、出力伝達電流I

も漸進的に下降する。また、インダクタ電圧V

は、オン状態の第3スイッチSW3及び第4スイッチSW4に起因して接地電圧に一致する。
【0034】
図4Bを参照すると、バックブーストモード時、第2位相P2におけるコントローラ42は、第2スイッチSW2及び第5スイッチSW5をオンにして第1スイッチSW1、第3スイッチSW3、及び第4スイッチSW4をオフにするようにスイッチ制御信号C_SWを生成する。第1位相P1において、入力電圧V
IN
に充電されたフライングキャパシタC

の両端のうち、高電位の一端が第1スイッチSW1により入力ノードから遮断される一方、低電位の一端が第5スイッチSW5を介して入力ノードに接続される。それにより、ブースティングされた、例えば入力電圧V
IN
の約2倍に対応する電圧がオン状態の第2スイッチSW2を介してインダクタLに提供される。
【0035】
インダクタ電流I

は、フライングキャパシタC

から第2スイッチSW2及びインダクタLを介して出力キャパシタC

及び負荷LDに流れる。それにより、図5に示すように、インダクタ電流I

は漸進的に上昇し、出力伝達電流I

も漸進的に上昇する。結果として、出力伝達電流I

は、図2Aに示す例と異なり、第1位相P1及び第2位相P2を含むスイッチング周期の間、連続して変動する。また、第2位相P2において、インダクタ電圧V

は、ブースティングされた電圧、即ち入力電圧V
IN
の約2倍に対応する電圧に一致する。図解の便宜のために、第2位相P2の間、インダクタ電圧V

が一定に維持されるように図示しているが、一部実施形態において、インダクタ電圧V

は、第2位相P2の間、微弱に下降する。
【0036】
図4A、図4B、及び図5を参照して説明した例において、スイッチングレギュレータ40に含まれる素子に加わる(across)電圧は、入力電圧V
IN
又は入力電圧V
IN
近辺の電圧に制限される。例えば、図4Bに示すように、第2位相P2において、ブースティングされた電圧、即ち入力電圧V
IN
の2倍に一致するインダクタ電圧V

にも拘らず、インダクタ電圧V

に関係する素子、即ち第2スイッチSW2、第3スイッチSW3、インダクタL、及びフライングキャパシタC

に加わる電圧は、入力電圧V
IN
又は入力電圧V
IN
近辺の電圧のみが最大電圧として加わる。それにより、スイッチングレギュレータ40で高電圧素子が省略され、結果としてスイッチングレギュレータ40は、低減されたコストで製造され、相対的に小サイズの素子を含むことになる。
【0037】
図6は、本発明の第2実施形態によるバックブーストモードにおけるスイッチングレギュレータ60を示す回路図であり、図7は、本発明の第2実施形態による図6のスイッチングレギュレータ60の動作例を示すタイミング図である。具体的に、図6は、スイッチング周期に含まれる第2位相P2に後続する第3位相P3におけるスイッチングレギュレータ60を示し、図6において、電流が流れる経路及びオン状態のスイッチは太く示される。図6及び図7に関係する説明において、図4A、図4B、及び図5に関係する説明と重複する内容は省略される。
【0038】
図6を参照すると、図3のスイッチングレギュレータ30に類似して、スイッチングレギュレータ60は、スイッチ回路61、コントローラ62、フライングキャパシタC

、インダクタL、及び出力キャパシタC

を含み、スイッチ回路61は、第1スイッチSW1〜第5スイッチSW5を含み、負荷LDがスイッチングレギュレータ60に連結される。スイッチングレギュレータ60は、バックブーストモード時、3個の位相、即ち第1位相P1、第2位相P2、及び第3位相P3を順次に含むスイッチング周期に応じて動作する。コントローラ62は、第1位相P1及び第2位相P2において、図4A及び図4Bを参照して説明した箇所に類似して、第1スイッチSW1〜第5スイッチSW5を制御するためのスイッチ制御信号C_SWを生成する。
【0039】
第3位相P3におけるコントローラ62は、第1スイッチSW1、第2スイッチSW2、及び第4スイッチSW4をオンにして第3スイッチSW3及び第5スイッチSW5をオフにするようにスイッチ制御信号C_SWを生成する。それにより、フライングキャパシタC

は入力電圧V
IN
に充電され、インダクタ電流I

は入力ノードから第1スイッチSW1及び第2スイッチSW2及びインダクタLを通過して出力キャパシタC

及び負荷LDに流れる。それにより、図7に示すように、インダクタ電流I

及び出力伝達電流I

は第3位相P3で実質的に一定に維持され、その結果インダクタ電流I

及び出力伝達電流I

は低減されたピーク値I
PEAK
を有する。また、出力伝達電流I

は、図2Aに示した例と異なるように、第1位相P1、第2位相P2、及び第3位相P3を含むスイッチング周期の間、連続して変動する。また、インダクタ電圧V

は、オン状態の第1スイッチSW1及び第2スイッチSW2に起因して入力電圧V
IN
に一致する。また、図4A及び図4Bのスイッチングレギュレータ40に類似して、第3位相P3でスイッチングレギュレータ60に含まれる素子に印加される電圧も、入力電圧V
IN
又は入力電圧V
IN
近辺の電圧に制限される。
【0040】
図8A及び図8Bは、本発明の第1実施形態によるブーストモードにおけるスイッチングレギュレータ80を示す回路図であり、図9は、本発明の第1実施形態による図8A及び図8Bのスイッチングレギュレータ80の動作例を示すタイミング図である。具体的に、図8Aは第1位相P1におけるスイッチングレギュレータ80を示し、図8Bは第2位相P2におけるスイッチングレギュレータ80を示し、図8A及び図8Bにおいて、電流が流れる経路及びオン状態のスイッチは太く示される。一部実施形態において、ブーストモード時、スイッチングレギュレータ80は、入力電圧V
IN
よりも大きい出力電圧V
OUT
を生成する。例えば、図9に示すように、出力電圧V
OUT
は、入力電圧V
IN
よりも大きく、入力電圧V
IN
の2倍よりは低い。
【0041】
図8Aを参照すると、図3のスイッチングレギュレータ30に類似して、スイッチングレギュレータ80は、スイッチ回路81、コントローラ82、フライングキャパシタC

、インダクタL、及び出力キャパシタC

を含み、スイッチ回路81は、第1スイッチSW1〜第5スイッチSW5を含み、負荷LDがスイッチングレギュレータ80に連結される。ブーストモード時、第1位相P1におけるコントローラ82は、第1スイッチSW1、第2スイッチSW2、及び第4スイッチSW4をオンにして第3スイッチSW3及び第5スイッチSW5をオフにするようにスイッチ制御信号C_SWを生成する。
【0042】
フライングキャパシタC

の両端は入力ノード及び接地ノードにそれぞれ接続され、フライングキャパシタC

は入力電圧V
IN
に充電される。また、インダクタ電流I

は、入力ノードから第1スイッチSW1、第2スイッチSW2、及びインダクタLを通過して出力キャパシタC

及び負荷LDに流れる。ブーストモードにおいて、出力電圧V
OUT
は入力電圧V
IN
よりも高く、それにより図9に示すように、インダクタ電流I

は漸進的に下降し、出力伝達電流I

も下降する。また、インダクタ電圧V

は、オン状態の第1スイッチSW1及び第2スイッチSW2に起因して入力電圧V
IN
に一致する。
【0043】
図8Bを参照すると、ブーストモード時、第2位相P2におけるコントローラ82は、第2スイッチSW2及び第5スイッチSW5をオンにして第1スイッチSW1、第3スイッチSW3、及び第4スイッチSW4をオフにするようにスイッチ制御信号C_SWを生成する。それにより、ブーストモード時、第3スイッチSW3はオフ状態にある。図4Bを参照して説明した箇所に類似して、ブースティングされた、例えば入力電圧V
IN
の約2倍に対応するインダクタ電圧V

がオン状態の第2スイッチSW2を介してインダクタLに提供される。
【0044】
インダクタ電流I

は、フライングキャパシタC

から第2スイッチSW2及びインダクタLを介して出力キャパシタC

及び負荷LDに流れる。それにより、図9に示すように、インダクタ電流I

は漸進的に上昇し、出力伝達電流I

も漸進的に上昇する。結果として、出力伝達電流I

は、図2Bに示した例と異なるように、第1位相P1及び第2位相P2を含むスイッチング周期の間、連続して変動する。また、第2位相P2において、インダクタ電圧V

は、ブースティングされた電圧、即ち入力電圧V
IN
の約2倍に対応する電圧に一致する。図解の便宜のために、第2位相P2の間、インダクタ電圧V

が一定に維持されるように図示しているが、一部実施形態において、インダクタ電圧V

は、第2位相P2の間、微弱に下降する。
【0045】
図8A、図8B、及び図9を参照して説明した例において、スイッチングレギュレータ80に含まれる素子に加わる電圧は、入力電圧V
IN
又は入力電圧V
IN
近辺の電圧に制限される。例えば、図8Bに示すように、第2位相P2において、ブースティングされた電圧、即ち入力電圧V
IN
の2倍に一致するインダクタ電圧V

にも拘らず、インダクタ電圧V

に関係する素子、即ち第2スイッチSW2、第3スイッチSW3、インダクタL、及びフライングキャパシタC

に加わる電圧は、入力電圧V
IN
又は入力電圧V
IN
近辺の電圧のみが最大電圧として加わる。
【0046】
図10A及び図10Bは、本発明の第1実施形態によるバックモードにおけるスイッチングレギュレータ100を示す回路図であり、図11は、本発明の第1実施形態による図10A及び図10Bのスイッチングレギュレータ100の動作例を示すタイミング図である。具体的に、図10Aは第1位相P1におけるスイッチングレギュレータ100を示し、図10Bは第2位相P2におけるスイッチングレギュレータ100を示し、図10A及び図10Bにおいて、電流が流れる経路及びオン状態のスイッチは太く示される。
【0047】
図10Aを参照すると、図3のスイッチングレギュレータ30に類似して、スイッチングレギュレータ100は、スイッチ回路101、コントローラ102、フライングキャパシタC

、インダクタL、及び出力キャパシタC

を含み、スイッチ回路101は、第1スイッチSW1〜第5スイッチSW5を含み、負荷LDがスイッチングレギュレータ100に連結される。バックモード時、第1位相P1におけるコントローラ102は、第1スイッチSW1、第3スイッチSW3、及び第4スイッチSW4をオンにして第2スイッチSW2及び第5スイッチSW5をオフにするようにスイッチ制御信号C_SWを生成する。バックモード時、スイッチングレギュレータ100は、一部実施形態において、図11に示すように、入力電圧V
IN
よりも低い出力電圧V
OUT
を生成する。
【0048】
フライングキャパシタC

の両端は入力ノード及び接地ノードにそれぞれ接続され、フライングキャパシタC

は入力電圧V
IN
に充電される。また、インダクタ電流I

は、接地ノードから第4スイッチSW4、第3スイッチSW3、及びインダクタLを通過して出力キャパシタC

及び負荷LDに流れる。それにより、図11に示すように、インダクタ電流I

は漸進的に下降し、出力伝達電流I

も下降する。また、インダクタ電圧V

は、オン状態の第3スイッチSW3及び第4スイッチSW4に起因して接地電圧に一致する。
【0049】
図10Bを参照すると、バックモード時、第2位相P2におけるコントローラ102は、第1スイッチSW1、第2スイッチSW2、及び第4スイッチSW4をオンにして第3スイッチSW3及び第5スイッチSW5をオフにするようにスイッチ制御信号C_SWを生成する。それにより、バックモード時、第1スイッチSW1及び第4スイッチSW4はオン状態にあり、第5スイッチSW5はオフ状態にある。それにより、バックモードにおいて、出力電圧VOUTは入力電圧V
IN
よりも低くなるため、図11に示すように、インダクタ電流I

は漸進的に上昇し、出力伝達電流I

も上昇する。また、インダクタ電圧V

は、オン状態の第1スイッチSW1及び第2スイッチSW2に起因して入力電圧V
IN
に一致する。
【0050】
図10A、図10B、及び図11を参照して説明した例において、第1スイッチSW1及び第4スイッチSW4はオン状態に維持され、フライングキャパシタC

の両端は、スイッチング周期の間、続けて入力ノード及び接地ノードにそれぞれ接続される。それにより、バックモードにおいて、フライングキャパシタC

は、入力電圧に対するデカップリング(decoupling)キャパシタ(又は、バイパス(bypass)キャパシタ)として、入力電圧V
IN
に含まれるノイズを抑制し、更に良好な出力電圧V
OUT
が生成される。言い替えると、フライングキャパシタC

は、バックブーストモード及びブーストモードにおいて電荷ポンプのために使用される一方、バックモードにおいて入力電圧V
IN
のノイズを抑制する。他方、一部実施形態において、コントローラ102は、図10A及び図10Bに示した例と異なるように、第1スイッチSW1を第2スイッチSW2と同一に制御し、第4スイッチSW4を第3スイッチSW3と同一に制御することもできる。
(【0051】以降は省略されています)

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