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公開番号2020078201
公報種別公開特許公報(A)
公開日20200521
出願番号2018210773
出願日20181108
発明の名称電力変換装置
出願人パナソニックIPマネジメント株式会社
代理人個人
主分類H02M 7/483 20070101AFI20200424BHJP(電力の発電,変換,配電)
要約【課題】フライングキャパシタの電圧を目標値に収束させる。
【解決手段】複数のレグ(Le1、Le2)は、直流電源(2)の正側バスと負側バスとの間に並列に接続され、それぞれが少なくとも1つのフライングキャパシタ(C1、C4)を有する。第1分割コンデンサ(C5)及び第2分割コンデンサ(C6)は、直流電源(2)の正側バスと負側バスとの間に直列に接続される。レグ(Le1、Le2)は、系統電源(3)/交流負荷に接続された交流経路の1つに接続される。レグ(Le1、Le2)は、第1分割コンデンサ(C5)と第2分割コンデンサ(C6)との間の中性点に接続される。直流電源(2)の半分の電圧を、系統電源(3)/交流負荷に供給する際、第1パターンと第2パターンを切り替える。
【選択図】図1
特許請求の範囲【請求項1】
直流電源の正側バスと負側バスとの間に並列に接続され、それぞれが少なくとも1つのフライングキャパシタを有する複数のレグと、
前記直流電源の正側バスと負側バスとの間に、直列に接続された第1分割コンデンサ及び第2分割コンデンサと、を備え、
前記レグは、系統電源/交流負荷に接続された交流経路の1つに接続されており、
前記レグは、前記第1分割コンデンサと前記第2分割コンデンサとの間の中性点に接続されており、
前記直流電源、前記複数のレグのうちの第1レグに含まれるフライングキャパシタ、前記系統電源/交流負荷、前記複数のレグのうちの第2レグに含まれるフライングキャパシタ、前記直流電源の経路で前記2つのフライングキャパシタが充電される状態と、前記系統電源/交流負荷、前記第2レグに含まれるフライングキャパシタ、前記中性点、前記第1レグに含まれるフライングキャパシタ、前記系統電源/交流負荷の経路で前記2つのフライングキャパシタが放電される状態とを交互に繰り返すことにより、前記直流電源の半分の電圧を前記系統電源/交流負荷に供給する第1パターンと、
前記第1分割コンデンサ、前記第1レグに含まれるフライングキャパシタ、前記系統電源/交流負荷、前記第2レグに含まれるフライングキャパシタ、前記第1分割コンデンサの経路で前記第1レグに含まれるフライングキャパシタが充電され、前記第2レグに含まれるフライングキャパシタが放電される状態と、前記第2分割コンデンサ、前記第1レグに含まれるフライングキャパシタ、前記系統電源/交流負荷、前記第2レグに含まれるフライングキャパシタ、前記第2分割コンデンサの経路で前記第1レグに含まれるフライングキャパシタが放電され、前記第2レグに含まれるフライングキャパシタが充電される状態と、を交互に繰り返すことにより、前記直流電源の半分の電圧を前記系統電源/交流負荷に供給する第2パターンが切り替え可能であることを特徴とする電力変換装置。
続きを表示(約 4,700 文字)【請求項2】
前記第1パターンと前記第2パターンは、前記電力変換装置と前記系統電源/交流負荷との間に流れる電流がゼロとなるタイミングで、切り替えられることを特徴とする請求項1に記載の電力変換装置。
【請求項3】
前記第1レグは、
直列に接続される第1スイッチング素子、第2スイッチング素子、第3スイッチング素子及び第4スイッチング素子と、当該4個のスイッチング素子により充放電される第1フライングキャパシタを有する第1フライングキャパシタ回路と、
直列に接続される第5スイッチング素子、第6スイッチング素子、第7スイッチング素子及び第8スイッチング素子と、当該4個のスイッチング素子により充放電される第2フライングキャパシタを有する第2フライングキャパシタ回路と、
前記第1フライングキャパシタ回路の中点と前記第2フライングキャパシタ回路の中点との間に直列に接続される第1スイッチ部と第2スイッチ部を有し、前記第1スイッチ部と前記第2スイッチ部との間の接続点が、前記系統電源/交流負荷に接続された交流経路の一端に接続される第1出力回路と、
を含み、
前記第2レグは、
直列に接続される第9スイッチング素子、第10スイッチング素子、第11スイッチング素子及び第12スイッチング素子と、当該4個のスイッチング素子により充放電される第3フライングキャパシタを有する第3フライングキャパシタ回路と、
直列に接続される第13スイッチング素子、第14スイッチング素子、第15スイッチング素子及び第16スイッチング素子と、当該4個のスイッチング素子により充放電される第4フライングキャパシタを有する第4フライングキャパシタ回路と、を含み、
前記第3フライングキャパシタ回路の中点と前記第4フライングキャパシタ回路の中点との間に直列に接続される第3スイッチ部と第4スイッチ部を有し、前記第3スイッチ部と前記第4スイッチ部との間の接続点が、前記交流経路の他端に接続される第2出力回路と、
を含み、
前記第1スイッチング素子、前記第3スイッチング素子、前記第5スイッチング素子、前記第7スイッチング素子、前記第10スイッチング素子、前記第12スイッチング素子、前記第14スイッチング素子、前記第16スイッチング素子、前記第1スイッチ部、及び前記第4スイッチ部がオン状態で、前記第2スイッチング素子、前記第4スイッチング素子、前記第6スイッチング素子、前記第8スイッチング素子、前記第9スイッチング素子、前記第11スイッチング素子、前記第13スイッチング素子、前記第15スイッチング素子、前記第2スイッチ部、及び前記第3スイッチ部がオフ状態である第1状態と、前記第2スイッチング素子、前記第4スイッチング素子、前記第6スイッチング素子、前記第8スイッチング素子、前記第9スイッチング素子、前記第11スイッチング素子、前記第13スイッチング素子、前記第15スイッチング素子、前記第1スイッチ部、及び前記第4スイッチ部がオン状態で、前記第1スイッチング素子、前記第3スイッチング素子、前記第5スイッチング素子、前記第7スイッチング素子、前記第10スイッチング素子、前記第12スイッチング素子、前記第14スイッチング素子、前記第16スイッチング素子、前記第2スイッチ部、及び前記第3スイッチ部がオフ状態である第2状態とを交互に繰り返すことにより、前記直流電源の半分の正電圧を前記系統電源/交流負荷に供給する正側の第1スイッチングパターンと、
前記第1スイッチング素子、前記第3スイッチング素子、前記第5スイッチング素子、前記第7スイッチング素子、前記第9スイッチング素子、前記第11スイッチング素子、前記第13スイッチング素子、前記第15スイッチング素子、前記第1スイッチ部、及び前記第4スイッチ部がオン状態で、前記第2スイッチング素子、前記第4スイッチング素子、前記第6スイッチング素子、前記第8スイッチング素子、前記第10スイッチング素子、前記第12スイッチング素子、前記第14スイッチング素子、前記第16スイッチング素子、前記第2スイッチ部、及び前記第3スイッチ部がオフ状態である第3状態と、前記第2スイッチング素子、前記第4スイッチング素子、前記第6スイッチング素子、前記第8スイッチング素子、前記第10スイッチング素子、前記第12スイッチング素子、前記第14スイッチング素子、前記第16スイッチング素子、前記第1スイッチ部、及び前記第4スイッチ部がオン状態で、前記第1スイッチング素子、前記第3スイッチング素子、前記第5スイッチング素子、前記第7スイッチング素子、前記第9スイッチング素子、前記第11スイッチング素子、前記第13スイッチング素子、前記第15スイッチング素子、前記第2スイッチ部、及び前記第3スイッチ部がオフ状態である第4状態とを交互に繰り返すことにより、前記直流電源の半分の正電圧を前記系統電源/交流負荷に供給する正側の第2スイッチングパターンが切り替え可能であり、
前記第1スイッチング素子、前記第3スイッチング素子、前記第5スイッチング素子、前記第7スイッチング素子、前記第10スイッチング素子、前記第12スイッチング素子、前記第14スイッチング素子、前記第16スイッチング素子、前記第1スイッチ部、及び前記第4スイッチ部がオフ状態で、前記第2スイッチング素子、前記第4スイッチング素子、前記第6スイッチング素子、前記第8スイッチング素子、前記第9スイッチング素子、前記第11スイッチング素子、前記第13スイッチング素子、前記第15スイッチング素子、前記第2スイッチ部、及び前記第3スイッチ部がオン状態である第5状態と、前記第2スイッチング素子、前記第4スイッチング素子、前記第6スイッチング素子、前記第8スイッチング素子、前記第9スイッチング素子、前記第11スイッチング素子、前記第13スイッチング素子、前記第15スイッチング素子、前記第1スイッチ部、及び前記第4スイッチ部がオフ状態で、前記第1スイッチング素子、前記第3スイッチング素子、前記第5スイッチング素子、前記第7スイッチング素子、前記第10スイッチング素子、前記第12スイッチング素子、前記第14スイッチング素子、前記第16スイッチング素子、前記第2スイッチ部、及び前記第3スイッチ部がオン状態である第6状態とを交互に繰り返すことにより、前記直流電源の半分の負電圧を前記系統電源/交流負荷に供給する負側の第1スイッチングパターンと、
前記第1スイッチング素子、前記第3スイッチング素子、前記第5スイッチング素子、前記第7スイッチング素子、前記第9スイッチング素子、前記第11スイッチング素子、前記第13スイッチング素子、前記第15スイッチング素子、前記第1スイッチ部、及び前記第4スイッチ部がオフ状態で、前記第2スイッチング素子、前記第4スイッチング素子、前記第6スイッチング素子、前記第8スイッチング素子、前記第10スイッチング素子、前記第12スイッチング素子、前記第14スイッチング素子、前記第16スイッチング素子、前記第2スイッチ部、及び前記第3スイッチ部がオン状態である第7状態と、前記第2スイッチング素子、前記第4スイッチング素子、前記第6スイッチング素子、前記第8スイッチング素子、前記第10スイッチング素子、前記第12スイッチング素子、前記第14スイッチング素子、前記第16スイッチング素子、前記第1スイッチ部、及び前記第4スイッチ部がオフ状態で、前記第1スイッチング素子、前記第3スイッチング素子、前記第5スイッチング素子、前記第7スイッチング素子、前記第9スイッチング素子、前記第11スイッチング素子、前記第13スイッチング素子、前記第15スイッチング素子、前記第2スイッチ部、及び前記第3スイッチ部がオン状態である第8状態とを交互に繰り返すことにより、前記直流電源の半分の負電圧を前記系統電源/交流負荷に供給する負側の第2スイッチングパターンが切り替え可能であることを特徴とする請求項1に記載の電力変換装置。
【請求項4】
前記第1スイッチング素子−前記第16スイッチング素子、及び前記第1スイッチ部−前記第4スイッチ部を制御する制御部をさらに備え、
前記制御部は、前記電力変換装置と前記系統電源/交流負荷との間に流れる電流がゼロとなるタイミングで、前記正側の第1スイッチングパターンと前記正側の第2スイッチングパターンを切り替え、
前記制御部は、前記電力変換装置と前記系統電源/交流負荷との間に流れる電流がゼロとなるタイミングで、前記負側の第1スイッチングパターンと前記負側の第2スイッチングパターンを切り替えることを特徴とする請求項3に記載の電力変換装置。
【請求項5】
前記第1フライングキャパシタ−前記第4フライングキャパシタのそれぞれの電圧を検出する電圧検出部をさらに備え、
前記制御部は、(a)前記第1フライングキャパシタの電圧と前記第4フライングキャパシタの電圧の合計電圧と、前記直流電源の半分の正電圧との偏差の絶対値と、(b)前記第1フライングキャパシタの電圧と前記第4フライングキャパシタの電圧との偏差の絶対値とを比較し、前者が大きいとき前記タイミングにおいて前記正側の第1スイッチングパターンを選択し、後者が大きいとき前記タイミングにおいて前記正側の第2スイッチングパターンを選択し、
前記制御部は、(a)前記第2フライングキャパシタの電圧と前記第3フライングキャパシタの電圧の合計電圧と、前記直流電源の半分の負電圧との偏差の絶対値と、(b)前記第2フライングキャパシタの電圧と前記第3フライングキャパシタの電圧との偏差の絶対値とを比較し、前者が大きいとき前記タイミングにおいて前記負側の第1スイッチングパターンを選択し、後者が大きいとき前記タイミングにおいて前記負側の第2スイッチングパターンを選択することを特徴とする請求項4に記載の電力変換装置。
【請求項6】
前記第1フライングキャパシタ−前記第4フライングキャパシタのそれぞれの電圧を検出する電圧検出部と、
前記第1スイッチング素子−前記第16スイッチング素子、及び前記第1スイッチ部−前記第4スイッチ部を制御する制御部と、をさらに備え、
前記制御部は、(a)前記第1フライングキャパシタの電圧と前記第4フライングキャパシタの電圧の合計電圧と、前記直流電源の半分の正電圧との偏差の絶対値と、(b)前記第1フライングキャパシタの電圧と前記第4フライングキャパシタの電圧との偏差の絶対値とを比較し、前者が大きいとき前記正側の第1スイッチングパターンを選択し、後者が大きいとき前記正側の第2スイッチングパターンを選択し、
前記制御部は、(a)前記第2フライングキャパシタの電圧と前記第3フライングキャパシタの電圧の合計電圧と、前記直流電源の半分の負電圧との偏差の絶対値と、(b)前記第2フライングキャパシタの電圧と前記第3フライングキャパシタの電圧との偏差の絶対値とを比較し、前者が大きいとき前記負側の第1スイッチングパターンを選択し、後者が大きいとき前記負側の第2スイッチングパターンを選択することを特徴とする請求項3に記載の電力変換装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、直流電力を交流電力に変換する電力変換装置に関する。
続きを表示(約 14,000 文字)【背景技術】
【0002】
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の1つに、フライングキャパシタを用いたマルチレベル電力変換装置がある(例えば、特許文献1参照)。マルチベル電力変換装置におけるフライングキャパシタの電圧は、部品パラメータのばらつきのない理想的な状態では一定の電圧値にバランスされる。
【先行技術文献】
【特許文献】
【0003】
特開2015−91179号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、実際には回路を構成する部品パラメータのばらつきにより、理想とする電圧値にバランスしないことが多い。例えば、スイッチング素子のスイッチングタイミングのばらつきにより、フライングキャパシタの電圧がばらつき、フライングキャパシタの電圧が目標値に収束しない場合がある。その場合、デバイスの耐圧超過による不具合や、U相とW相の出力端子の対地間電位のずれによるアースへの漏洩電流などが発生する。
【0005】
本発明はこうした状況に鑑みなされたものであり、その目的は、フライングキャパシタの電圧を目標値に収束させる性能の高いマルチレベル電力変換装置を提供することにある。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本発明のある態様の電力変換装置は、直流電源の正側バスと負側バスとの間に並列に接続され、それぞれが少なくとも1つのフライングキャパシタを有する複数のレグと、前記直流電源の正側バスと負側バスとの間に、直列に接続された第1分割コンデンサ及び第2分割コンデンサと、を備える。前記レグは、系統電源/交流負荷に接続された交流経路の1つに接続されており、前記レグは、前記第1分割コンデンサと前記第2分割コンデンサとの間の中性点に接続されており、前記直流電源、前記複数のレグのうちの第1レグに含まれるフライングキャパシタ、前記系統電源/交流負荷、前記複数のレグのうちの第2レグに含まれるフライングキャパシタ、前記直流電源の経路で前記2つのフライングキャパシタが充電される状態と、前記系統電源/交流負荷、前記第2レグに含まれるフライングキャパシタ、前記中性点、前記第1レグに含まれるフライングキャパシタ、前記系統電源/交流負荷の経路で前記2つのフライングキャパシタが放電される状態とを交互に繰り返すことにより、前記直流電源の半分の電圧を前記系統電源/交流負荷に供給する第1パターンと、前記第1分割コンデンサ、前記第1レグに含まれるフライングキャパシタ、前記系統電源/交流負荷、前記第2レグに含まれるフライングキャパシタ、前記第1分割コンデンサの経路で前記第1レグに含まれるフライングキャパシタが充電され、前記第2レグに含まれるフライングキャパシタが放電される状態と、前記第2分割コンデンサ、前記第1レグに含まれるフライングキャパシタ、前記系統電源/交流負荷、前記第2レグに含まれるフライングキャパシタ、前記第2分割コンデンサの経路で前記第1レグに含まれるフライングキャパシタが放電され、前記第2レグに含まれるフライングキャパシタが充電される状態と、を交互に繰り返すことにより、前記直流電源の半分の電圧を前記系統電源/交流負荷に供給する第2パターンが切り替え可能である。
【発明の効果】
【0007】
本発明によれば、フライングキャパシタの電圧を目標値に収束させる性能の高いマルチレベル電力変換装置を実現することができる。
【図面の簡単な説明】
【0008】
本発明の実施の形態1に係る電力変換装置の構成を説明するための図である。
5レベル(+E、+1/2E、0、−1/2E、−E)の電圧で生成される擬似正弦波を示す図である。
図3(a)−(b)は、実施の形態1に係る電力変換装置における第1スイッチング素子−第24スイッチング素子のスイッチングパターンをまとめた図である。
図4(a)−(b)は、相補関係と、半周期の位相差を持つ関係を説明するための図である。
図5(a)−(d)は、第1スイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。
図6(a)−(d)は、第1スイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。
図7(a)−(d)は、第2スイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。
図8(a)−(d)は、第2スイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。
図9(a)−(d)は、第1フライングキャパシタ−第4フライングキャパシタの充放電時における等価回路を示す図である。
インバータ回路の出力電圧のゼロクロスタイミングを示す図である。
実施の形態1に係る電力変換装置において、第1スイッチングパターン実行時の第1フライングキャパシタ−第4フライングキャパシタの各電圧とインバータ回路の出力電圧の推移の実験データを示す図である。
実施の形態1に係る電力変換装置において、第2スイッチングパターン実行時の第1フライングキャパシタ−第4フライングキャパシタの各電圧とインバータ回路の出力電圧の推移の実験データを示す図である。
実施の形態1に係る電力変換装置において、第1スイッチングパターンと第2スイッチングパターンを切り替えながら実行した時の第1フライングキャパシタ−第4フライングキャパシタの各電圧とインバータ回路の出力電圧の推移の実験データを示す図である。
本発明の実施の形態2に係る電力変換装置の構成を説明するための図である。
図15(a)−(b)は、実施の形態2に係る電力変換装置における第1スイッチング素子−第24スイッチング素子のスイッチングパターンをまとめた図である。
本発明の電力変換装置の拡張範囲を説明するための図である。
【発明を実施するための形態】
【0009】
図1は、本発明の実施の形態1に係る電力変換装置1の構成を説明するための図である。電力変換装置1は、直流電源2から供給される直流電力を交流電力に変換し、変換した交流電力を商用電力系統(以下、単に系統3という)又は交流負荷に出力する。直流電源2は例えば、分散型電源(太陽電池、蓄電池、燃料電池など)と、当該分散型電源の出力を制御可能なDC/DCコンバータにより構成される。当該DC/DCコンバータと電力変換装置1との間は、直流バスで接続される。なお直流電源2は、分散型電源とDC/DCコンバータの組が複数、並列接続されて構成されていてもよい。
【0010】
電力変換装置1は、インバータ回路10、フィルタ回路20、電圧検出部41−44及び制御部30を備える。インバータ回路10は、直流電源2から供給される直流電力を、マルチレベル(本実施の形態では5レベル)の電圧を有する疑似正弦波に変換する。インバータ回路10は、直流電源2の正側バスと負側バスとの間に並列に接続された第1レグLe1及び第2レグLe2を備える。第1レグLe1は、第1フライングキャパシタ回路11、第2フライングキャパシタ回路12及び第1出力回路15を含む。第2レグLe2は、第3フライングキャパシタ回路13、第4フライングキャパシタ回路14及び第2出力回路16を含む。
【0011】
第1フライングキャパシタ回路11及び第2フライングキャパシタ回路12は直流電源2の両端間に直列に接続される。第3フライングキャパシタ回路13及び第4フライングキャパシタ回路14は直流電源2の両端間に直列に接続される。第1フライングキャパシタ回路11と第2フライングキャパシタ回路12との接続点と、第3フライングキャパシタ回路13と第4フライングキャパシタ回路14との接続点との間が中間配線で接続される。
【0012】
第1フライングキャパシタ回路11は、第1スイッチング素子Q1、第2スイッチング素子Q2、第3スイッチング素子Q3、第4スイッチング素子Q4及び第1フライングキャパシタC1を含む。第1スイッチング素子Q1、第2スイッチング素子Q2、第3スイッチング素子Q3及び第4スイッチング素子Q4は直列に接続され、直流電源2の正側バスと中間配線の間に接続される。第1フライングキャパシタC1は、第1スイッチング素子Q1と第2スイッチング素子Q2との接続点と、第3スイッチング素子Q3と第4スイッチング素子Q4との接続点との間に接続され、第1スイッチング素子Q1−第4スイッチング素子Q4により充放電される。
【0013】
第2フライングキャパシタ回路12は、第5スイッチング素子Q5、第6スイッチング素子Q6、第7スイッチング素子Q7、第8スイッチング素子Q8及び第2フライングキャパシタC2を含む。第5スイッチング素子Q5、第6スイッチング素子Q6、第7スイッチング素子Q7及び第8スイッチング素子Q8は直列に接続され、中間配線と、直流電源2の負側バスの間に接続される。第2フライングキャパシタC2は、第5スイッチング素子Q5と第6スイッチング素子Q6との接続点と、第7スイッチング素子Q7と第8スイッチング素子Q8との接続点との間に接続され、第5スイッチング素子Q5−第8スイッチング素子Q8により充放電される。
【0014】
第3フライングキャパシタ回路13は、第9スイッチング素子Q9、第10スイッチング素子Q10、第11スイッチング素子Q11、第12スイッチング素子Q12及び第3フライングキャパシタC3を含む。第9スイッチング素子Q9、第10スイッチング素子Q10、第11スイッチング素子Q11及び第12スイッチング素子Q12は直列に接続され、直流電源2の正側バスと中間配線の間に接続される。第3フライングキャパシタC3は、第9スイッチング素子Q9と第10スイッチング素子Q10との接続点と、第11スイッチング素子Q11と第12スイッチング素子Q12との接続点との間に接続され、第9スイッチング素子Q9−第12スイッチング素子Q12により充放電される。
【0015】
第4フライングキャパシタ回路14は、第13スイッチング素子Q13、第14スイッチング素子Q14、第15スイッチング素子Q15、第16スイッチング素子Q16及び第4フライングキャパシタC4を含む。第13スイッチング素子Q13、第14スイッチング素子Q14、第15スイッチング素子Q15及び第16スイッチング素子Q16は直列に接続され、中間配線と直流電源2の負側バスの間に接続される。第4フライングキャパシタC4は、第13スイッチング素子Q13と第14スイッチング素子Q14との接続点と、第15スイッチング素子Q15と第16スイッチング素子Q16との接続点との間に接続され、第13スイッチング素子Q13−第16スイッチング素子Q16により充放電される。
【0016】
第1出力回路15は、第1フライングキャパシタ回路11の中点(具体的には、第2スイッチング素子Q2と第3スイッチング素子Q3との接続点)と、第2フライングキャパシタ回路12の中点(具体的には、第6スイッチング素子Q6と第7スイッチング素子Q7との接続点)との間に接続される。第1出力回路15は、直列に接続された第17スイッチング素子Q17、第18スイッチング素子Q18、第19スイッチング素子Q19及び第20スイッチング素子Q20を含む。第1出力回路15の中点(具体的には、第18スイッチング素子Q18と第19スイッチング素子Q19との接続点)は、フィルタ回路20を介して、系統3/交流負荷に接続された交流経路の一端に接続される。
【0017】
第2出力回路16は、第3フライングキャパシタ回路13の中点(具体的には、第10スイッチング素子Q10と第11スイッチング素子Q11との接続点)と、第4フライングキャパシタ回路14の中点(具体的には、第14スイッチング素子Q14と第15スイッチング素子Q15との接続点)との間に接続される。第2出力回路16は、直列に接続された第21スイッチング素子Q21、第22スイッチング素子Q22、第23スイッチング素子Q23及び第24スイッチング素子Q24を含む。第2出力回路16の中点(具体的には、第22スイッチング素子Q22と第23スイッチング素子Q23との接続点)は、フィルタ回路20を介して上記交流経路の他端に接続される。
【0018】
直流電源2の正側バスと負側バスの間に、第1分割コンデンサC5及び第2分割コンデンサC6が直列に接続される。具体的には、正側バスと中間配線の間に第1分割コンデンサC5が接続され、中間配線と負側バスの間に第2分割コンデンサC6が接続される。第1分割コンデンサC5及び第2分割コンデンサC6は、直流電源2の電圧Eを1/2に分圧する作用、インバータ回路10内で発生するサージ電圧を抑制するためのスナバコンデンサとしての作用を有する。
【0019】
第1フライングキャパシタ回路11の中点からは、第1スイッチング素子Q1の上側端子に印加されるE[V]と、第4スイッチング素子Q4の下側端子に印加される1/2E[V]の間の範囲の電位が出力される。第1フライングキャパシタC1は1/4E[V]の電圧になるように初期充電(プリチャージ)され、1/4E[V]の電圧を中心として充放電が繰り返される。従って、第1フライングキャパシタ回路11からは、概ね、E[V]、3/4E[V]、1/2E[V]の3レベルの電位が出力される。
【0020】
第2フライングキャパシタ回路12の中点からは、第5スイッチング素子Q5の上側端子に印加される1/2E[V]と、第8スイッチング素子Q8の下側端子に印加される0[V]の間の範囲の電位が出力される。第2フライングキャパシタC2は1/4E[V]の電圧になるように初期充電され、1/4E[V]の電圧を中心として充放電が繰り返される。従って、第2フライングキャパシタ回路12からは、概ね、1/2E[V]、1/4E[V]、0[V]の3レベルの電位が出力される。
【0021】
第3フライングキャパシタ回路13の中点からは、第9スイッチング素子Q9の上側端子に印加されるE[V]と、第12スイッチング素子Q12の下側端子に印加される1/2E[V]の間の範囲の電位が出力される。第3フライングキャパシタC3は1/4E[V]の電圧になるように初期充電され、1/4E[V]の電圧を中心として充放電が繰り返される。従って、第3フライングキャパシタ回路13からは、概ね、E[V]、3/4E[V]、1/2E[V]の3レベルの電位が出力される。
【0022】
第4フライングキャパシタ回路14の中点からは、第13スイッチング素子Q13の上側端子に印加される1/2E[V]と、第16スイッチング素子Q16の下側端子に印加される0[V]の間の範囲の電位が出力される。第4フライングキャパシタC4は1/4E[V]の電圧になるように初期充電され、1/4E[V]の電圧を中心として充放電が繰り返される。従って、第4フライングキャパシタ回路14からは、概ね、1/2E[V]、1/4E[V]、0[V]の3レベルの電位が出力される。
【0023】
上記の第1スイッチング素子Q1−第24スイッチング素子Q24にはそれぞれ、第1ダイオードD1−第24ダイオードD24が逆並列に形成/接続される。以下、本実施の形態では第1スイッチング素子Q1−第24スイッチング素子Q24に、150V耐圧のNチャネルMOSFETを使用する例を想定する。NチャネルMOSFETでは、ソースからドレイン方向に寄生ダイオードが逆並列に形成される。
【0024】
なお、第1スイッチング素子Q1−第24スイッチング素子Q24にIGBT(Insulated Gate Bipolar Transistor)やバイポーラトランジスタを使用してもよい。その場合、第1スイッチング素子Q1−第24スイッチング素子Q24に寄生ダイオードは形成されず、第1スイッチング素子Q1−第24スイッチング素子Q24にそれぞれ外付けダイオードが逆並列に接続される。
【0025】
第1出力回路15の中点(具体的には、第18スイッチング素子Q18と第19スイッチング素子Q19間の接続点)と、第2出力回路16の中点(具体的には、第22スイッチング素子Q22と第23スイッチング素子Q23間の接続点)から、マルチレベルの電圧(本実施の形態では5レベルの電圧)がフィルタ回路20に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第1出力回路15の中点からU相の電力を出力し、第2出力回路16の中点からW相の電力を出力する。
【0026】
フィルタ回路20は、第1リアクトルL1、第2リアクトルL2及び出力コンデンサC7を含み、第1出力回路15及び第2出力回路16から出力される電圧及び電流の高調波成分を減衰させて、系統3の正弦波と同期した正弦波に近づける。
【0027】
第1電圧検出部41は、第1フライングキャパシタC1の電圧を検出して制御部30に出力する。第2電圧検出部42は、第2フライングキャパシタC2の電圧を検出して制御部30に出力する。第3電圧検出部43は、第3フライングキャパシタC3の電圧を検出して制御部30に出力する。第4電圧検出部44は、第4フライングキャパシタC4の電圧を検出して制御部30に出力する。第1電圧検出部41−第4電圧検出部44はそれぞれ、例えば抵抗分圧回路と差動アンプで構成することができる。
【0028】
制御部30は、第1スイッチング素子Q1−第24スイッチング素子Q24のオン/オフを制御して、インバータ回路10に、直流電源2から供給される直流電力を交流電力に変換させる。また制御部30は、第1スイッチング素子Q1−第24スイッチング素子Q24のオン/オフを制御して、インバータ回路10に、系統3から供給される交流電力を直流電力に変換させる。制御部30は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、DSP、ROM、RAM、FPGA、ASIC、その他のLSIを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
【0029】
図2は、5レベル(+E、+1/2E、0、−1/2E、−E)の電圧で生成される擬似正弦波を示す図である。最初の区間では+1/2Eと0を交互に出力し、その次の区間では+Eと+1/2Eを交互に出力し、その次の区間では+1/2Eと0を交互に出力し、その次の区間では0と−1/2Eを交互に出力し、その次の区間では−1/2Eと−Eを交互に出力し、その次の区間では0と−1/2Eを交互に出力する。これにより、1周期の疑似正弦波が生成される。インバータ回路10の出力電圧Vinv(疑似正弦波)が高品位に生成されると、フィルタ回路20を通過後の出力電流Ioutは滑らかな正弦波になる。
【0030】
図3(a)−(b)は、実施の形態1に係る電力変換装置1における第1スイッチング素子Q1−第24スイッチング素子Q24のスイッチングパターンをまとめた図である。図3(a)は第1スイッチングパターンを示し、図3(b)は第2スイッチングパターンを示している。
【0031】
図3(a)に示す第1スイッチングパターンでは、第1スイッチング素子Q1、第5スイッチング素子Q5、第12スイッチング素子Q12、第16スイッチング素子Q16のグループと、第4スイッチング素子Q4、第8スイッチング素子Q8、第9スイッチング素子Q9、第13スイッチング素子Q13のグループが相補関係となる。第2スイッチング素子Q2、第6スイッチング素子Q6、第11スイッチング素子Q11、第15スイッチング素子Q15のグループと、第3スイッチング素子Q3、第7スイッチング素子Q7、第10スイッチング素子Q10、第14スイッチング素子Q14のグループが相補関係となる。
【0032】
また、第1スイッチング素子Q1、第5スイッチング素子Q5、第12スイッチング素子Q12、第16スイッチング素子Q16のグループと、第2スイッチング素子Q2、第6スイッチング素子Q6、第11スイッチング素子Q11、第15スイッチング素子Q15のグループが半周期(180°)の位相差を持つ関係となる。第3スイッチング素子Q3、第7スイッチング素子Q7、第10スイッチング素子Q10、第14スイッチング素子Q14のグループと、第4スイッチング素子Q4、第8スイッチング素子Q8、第9スイッチング素子Q9、第13スイッチング素子Q13のグループが半周期の位相差を持つ関係となる。
【0033】
また、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23、第24スイッチング素子Q24のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21、第22スイッチング素子Q22のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。日本では、基本波は50Hz/60Hzの正弦波である。
【0034】
図3(b)に示す第2スイッチングパターンでは、第1スイッチング素子Q1、第5スイッチング素子Q5、第11スイッチング素子Q11、第15スイッチング素子Q15のグループと、第4スイッチング素子Q4、第8スイッチング素子Q8、第10スイッチング素子Q10、第14スイッチング素子Q14のグループが相補関係となる。第2スイッチング素子Q2、第6スイッチング素子Q6、第12スイッチング素子Q12、第16スイッチング素子Q16のグループと、第3スイッチング素子Q3、第7スイッチング素子Q7、第9スイッチング素子Q9、第13スイッチング素子Q13のグループが相補関係となる。
【0035】
また、第1スイッチング素子Q1、第5スイッチング素子Q5、第11スイッチング素子Q11、第15スイッチング素子Q15のグループと、第2スイッチング素子Q2、第6スイッチング素子Q6、第12スイッチング素子Q12、第16スイッチング素子Q16のグループが半周期の位相差を持つ関係となる。第3スイッチング素子Q3、第7スイッチング素子Q7、第9スイッチング素子Q9、第13スイッチング素子Q13のグループと、第4スイッチング素子Q4、第8スイッチング素子Q8、第10スイッチング素子Q10、第14スイッチング素子Q14のグループが半周期の位相差を持つ関係となる。第17スイッチング素子Q17−第24スイッチング素子Q24は第1スイッチングパターンと同様である。
【0036】
図4(a)−(b)は、相補関係と、半周期の位相差を持つ関係を説明するための図である。図4(a)は相補関係の一例を示す。相補関係は、2つのグループの内、一方がオン状態のときは他方がオフ状態となり、一方がオフ状態のときは他方がオン状態となる関係である。なお厳密には、両者のオン/オフが切り替わる際に、両者が同時にオフ状態になるデッドタイムが挿入される。図4(b)は、半周期(1/2T(Tは単位周期))の位相差を持つ関係の一例を示す。
【0037】
図5(a)−(d)は、第1スイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。図6(a)−(d)は、第1スイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。なお、図面の簡略化のためMOSFETを単純なスイッチ記号で描いている。
【0038】
図5(a)に示すように、インバータ回路10から+0を出力する場合、制御部30は、第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態に制御し、第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する。
【0039】
図5(b)に示すように、直流電源2から第1フライングキャパシタC1及び第4フライングキャパシタC4を充電しつつ、インバータ回路10から+1/2Eを出力する場合、制御部30は、第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態に制御し、第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する。
【0040】
図5(c)に示すように、第1フライングキャパシタC1及び第4フライングキャパシタC4から交流経路に放電しつつ、インバータ回路10から+1/2Eを出力する場合、制御部30は、第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態に制御し、第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する。
【0041】
制御部30は、図5(b)に示すスイッチングパターンと、図5(c)に示すスイッチングパターンを、1:1の比率で交互に繰り返すことにより、インバータ回路10から+1/2Eを出力させることができる。
【0042】
図5(d)に示すように、インバータ回路10から+Eを出力する場合、制御部30は、第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態に制御し、第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する。
【0043】
図6(a)に示すように、インバータ回路10から−0を出力する場合、制御部30は、第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態に制御し、第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する。
【0044】
図6(b)に示すように、直流電源2から第2フライングキャパシタC2及び第3フライングキャパシタC3を充電しつつ、インバータ回路10から−1/2Eを出力する場合、制御部30は、第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態に制御し、第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する。
【0045】
図6(c)に示すように、第2フライングキャパシタC2及び第3フライングキャパシタC3から交流経路に放電しつつ、インバータ回路10から−1/2Eを出力する場合、制御部30は、第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態に制御し、第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する。
【0046】
制御部30は、図6(b)に示すスイッチングパターンと、図6(c)に示すスイッチングパターンを、1:1の比率で交互に繰り返すことにより、インバータ回路10から−1/2Eを出力させることができる。
【0047】
図6(d)に示すように、インバータ回路10から−Eを出力する場合、制御部30は、第3スイッチング素子Q3、第4スイッチング素子Q4、第7スイッチング素子Q7、第8スイッチング素子Q8、第9スイッチング素子Q9、第10スイッチング素子Q10、第13スイッチング素子Q13、第14スイッチング素子Q14、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオン状態に制御し、第1スイッチング素子Q1、第2スイッチング素子Q2、第5スイッチング素子Q5、第6スイッチング素子Q6、第11スイッチング素子Q11、第12スイッチング素子Q12、第15スイッチング素子Q15、第16スイッチング素子Q16、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオフ状態に制御する。
【0048】
図7(a)−(d)は、第2スイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。図8(a)−(d)は、第2スイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。
【0049】
図7(a)に示すように、インバータ回路10から+0を出力する場合のスイッチングパターンは、図5(a)に示した第1スイッチングパターンの+0を出力する場合のスイッチングパターンと同様である。
【0050】
図7(b)に示すように、第1分割コンデンサC5を1/2Eの電源とし、第1フライングキャパシタC1を充電し、第4フライングキャパシタC4を放電しつつ、インバータ回路10から+1/2Eを出力する場合、制御部30は、第1スイッチング素子Q1、第3スイッチング素子Q3、第5スイッチング素子Q5、第7スイッチング素子Q7、第9スイッチング素子Q9、第11スイッチング素子Q11、第13スイッチング素子Q13、第15スイッチング素子Q15、第17スイッチング素子Q17、第18スイッチング素子Q18、第23スイッチング素子Q23及び第24スイッチング素子Q24をオン状態に制御し、第2スイッチング素子Q2、第4スイッチング素子Q4、第6スイッチング素子Q6、第8スイッチング素子Q8、第10スイッチング素子Q10、第12スイッチング素子Q12、第14スイッチング素子Q14、第16スイッチング素子Q16、第19スイッチング素子Q19、第20スイッチング素子Q20、第21スイッチング素子Q21及び第22スイッチング素子Q22をオフ状態に制御する。
(【0051】以降は省略されています)

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