TOP特許意匠商標
特許ウォッチ DM通知 Twitter
公開番号2019205338
公報種別公開特許公報(A)
公開日20191128
出願番号2019085568
出願日20190426
発明の名称低電力または非アクティブモード中の電流漏れを制御および/または低減するための方法および回路
出願人アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー
代理人個人,個人,個人
主分類H02J 1/00 20060101AFI20191101BHJP(電力の発電,変換,配電)
要約【課題】負荷に利用可能な電力を減少させることによって、および追加的または代替的に、最大基準電流を事前に確立することによって利用可能な電流を制限することによって、負荷に利用可能な電力を制御するための方法、システム、および回路を提供する。
【解決手段】基準電流は、負荷または負荷の一部によって引き出される実際のまたは推定された電流と比較される。比較結果は、負荷に直接接続されているか電圧降下デバイスを介して接続されているかにかかわらず、最大電流を超えると、1つ以上または複数の負荷ブロックへの電源または電源レギュレータを切り離すデバイスまたはスイッチを制御するように使用される。
【選択図】図1
特許請求の範囲【請求項1】
電源から負荷によって引き出される電流を低減するための回路であって、前記回路は電流センサを備え、前記電流センサは、
電源と負荷との間に大きさV
降下
を有する制御された電圧降下を提供し、かつ検知された電流出力を提供するための電圧降下素子と、
前記電圧降下素子の出力端子と入力端子との間に接続されたフィードバック素子と、を備え、
前記フィードバック素子は、前記電圧降下素子の前記入力端子に駆動電圧を提供するように構成されている、回路。
続きを表示(約 4,200 文字)【請求項2】
電流制限器をさらに備える回路であって、前記電流制限器は、
電源を負荷へ接続および切り離すための負荷スイッチと、
基準電流を提供するための基準電流源と、
前記検知された電流出力を前記基準電流と比較し、それによって比較出力信号を提供する電流比較素子と、
前記負荷によって引き出された電流のスケーリングされたコピー信号を提供するように構成されている電流コピーデバイスと、を備え、
前記負荷スイッチは、前記検知された電流出力が前記基準電流を超える場合に前記電源を前記負荷から切り離すように、前記電流比較素子の前記比較出力信号によって制御される、請求項1に記載の回路。
【請求項3】
前記電圧降下素子は、並列に接続された1つ以上のP型金属酸化膜半導体(PMOS)トランジスタM3を備え、それにより前記検知された電流出力がM3のドレイン端子に提供され、
前記フィードバック素子は、少なくとも1つの第1のPMOSトランジスタM1と少なくとも1つの第2のPMOSトランジスタM2とを備え、
前記M1のソース端子は前記M3のドレイン端子に接続されており、
前記M1のゲート端子は前記M2のゲート端子に接続され、前記M2のドレイン端子は前記M3のゲート端子に接続され、前記M1のゲート端子は前記M1のドレイン端子に接続されており、
前記M3のゲート電圧は、M1とM2との間のサイズ比によって少なくとも部分的に決定される、請求項2に記載の回路。
【請求項4】
前記電流コピーデバイスは、
PMOSトランジスタM4であって、そのゲート端子が前記M3のゲート端子に接続され、M4のドレイン端子が基準電流源に接続されている、PMOSトランジスタM4と、一対のPMOSトランジスタM1’およびM2’と、を備え、
前記負荷スイッチは、PMOSトランジスタM6を備え、
前記M1’のゲート端子は、前記M2’のゲート端子および前記M2’のドレイン端子に接続され、前記M2’のゲート端子および前記M1’のドレイン端子は、バイアス電流源に接続され、前記M2’のゲート端子は、前記M2’のドレイン端子に接続されており、かつ前記M2’のソース端子は、前記M4のドレイン端子に接続されており、
前記電流比較素子は、PMOSトランジスタM5を備え、かつ前記M5のゲート端子は基準電流源に接続され、前記M5のソース端子は前記基準電流源に接続されており、
前記M5のソース端子は、前記M2’のソース端子に接続されており、
前記M1’のドレイン端子は、前記M5のゲート端子に接続されており、
前記M5のドレイン端子は、前記M6のゲート端子に接続されている、請求項3に記載の回路。
【請求項5】
容量Cを有する少なくとも1つのコンデンサが、前記M3のドレイン端子とゲート端子との間に接続されている、請求項4に記載の回路。
【請求項6】
システムであって、
電源と、
負荷と、
前記電源から前記負荷によって引き出される電流を低減するために、前記電源と前記負荷との間に接続されている回路と、を備え、前記回路は、電流センサを備え、前記電流センサは、
前記電源と前記負荷との間に大きさV
降下
を有する制御された電圧降下を提供し、かつ検知された電流出力を提供するための電圧降下素子と、
前記負荷によって引き出される電流に基づいて前記電圧降下素子の入力端子に駆動電圧を提供するためのフィードバック素子と、を備える、システム。
【請求項7】
前記システムは、電流制限器をさらに備え、前記電流制限器は、
電源を負荷へ接続および切り離すための負荷スイッチと、
基準電流を提供するための基準電流源と、
前記検知された電流出力を前記基準電流と比較し、それによって比較出力信号を提供する電流比較素子と、
前記負荷によって引き出された電流のスケーリングされたコピー信号を提供するように構成されている電流コピーデバイスと、を備え、
前記負荷スイッチは、前記検知された電流出力が前記基準電流を超える場合に前記電源を前記負荷から切り離すように、前記電流比較素子の前記比較出力信号によって制御される、請求項6に記載のシステム。
【請求項8】
前記電圧降下素子は、前記検知された電流出力がM3のドレイン端子に提供されるように並列に接続された1つ以上のPMOSトランジスタM3を備え、
前記フィードバック素子は、少なくとも1つのPMOSトランジスタM1と少なくとも1つの第2のPMOSトランジスタM2とを備え、
前記M1のソース端子は前記M3のドレイン端子に接続されており、
前記M1のゲート端子は前記M2のゲート端子に接続され、前記M2のドレイン端子は前記M3のゲート端子に接続され、前記M1のゲート端子は前記M1のドレイン端子に接続されており、
前記M3のゲート電圧は、M1とM2との間のサイズ比によって少なくとも部分的に決定される、請求項7に記載のシステム。
【請求項9】
前記電流コピーデバイスは、
PMOSトランジスタM4であって、そのゲート端子が前記M3のゲート端子に接続され、M4のドレイン端子が前記基準電流源に接続されている、PMOSトランジスタM4と、一対のPMOSトランジスタM1’およびM2’と、を備え、
前記負荷スイッチは、PMOSトランジスタM6を備え、
前記M1’のゲート端子は、前記M2’のゲート端子および前記M2’のドレイン端子に接続され、前記M2’のゲート端子および前記M1’のドレイン端子は、バイアス電流源に接続され、前記M2’のゲート端子は、前記M2’のドレイン端子に接続されており、かつ前記M2’のソース端子は、前記M4のドレイン端子に接続されており、
前記電流比較素子は、PMOSトランジスタM5を備え、かつ前記M5のゲート端子は基準電流源に接続され、前記M5のソース端子は前記基準電流源に接続されており、
前記M5のソース端子は、前記M2’のソース端子に接続されており、
前記M1’のドレイン端子は、前記M5のゲート端子に接続されており、
前記M5のドレイン端子は、前記M6のゲート端子に接続されている、請求項8に記載のシステム。
【請求項10】
M1〜M6はソース接続され、
前記M1、M2、M1’およびM2’のドレイン端子は、各々バイアス電流源に接続され、
前記基準電流源および前記バイアス電流源は、電気的接地基準に接続されており、
前記M6のドレイン端子は前記負荷に接続され、前記M6のソース端子は前記M3のドレイン端子に接続されている、請求項9に記載のシステム。
【請求項11】
前記システムは、
前記電源と前記負荷との間に接続されたバイパススイッチをさらに備え、前記バイパススイッチは、前記電流センサおよび電流制限器が、低電力モード、超低電力モード、ハイバネーションモード、スリープモード、ディープスリープモード、アイドルモード、省電力モード、またはスタンバイモードのうちの少なくとも1つの間にのみ、前記電源と前記負荷との間にアクティブに接続されるように構成されている、請求項10に記載のシステム。
【請求項12】
前記バイアス電流源は、M1、M2、M1’およびM2’内に弱反転動作を誘起するように構成されている、請求項11に記載のシステム。
【請求項13】
前記負荷は1つ以上のメモリブロックまたは1つ以上のメモリブロックグループを備え、各メモリブロックまたは各メモリブロックグループは、個別に前記電流制限器に接続され、かつ前記負荷スイッチは、前記検知電流出力が前記基準電流を超える場合、メモリブロックまたはメモリブロックグループを切り離すように構成されている、請求項12に記載のシステム。
【請求項14】
容量Cを有する少なくとも1つのコンデンサが、前記M3のドレイン端子とゲート端子との間に接続されている、請求項8に記載のシステム。
【請求項15】
前記基準電流源は、絶対温度比例(PTAT)電流源である、請求項7に記載のシステム。
【請求項16】
前記電源は、オンチップ電力レギュレータである、請求項7に記載のシステム。
【請求項17】
前記システムは、マイクロコントローラ、フィールドプログラマブルゲートアレイ(FPGA)、システムオンチップ(SoC)、特定用途向け集積回路(ASIC)、または組込みシステムのうちのいずれか1つである、請求項7に記載のシステム。
【請求項18】
M3は、80〜90ミリボルト間の大きさを有する電圧降下を提供するように構成されている、請求項8に記載のシステム。
【請求項19】
システム内の電源によって1つ以上の負荷ブロックに供給される電力を制御する方法であって、前記方法は、
前記システムの低電力動作モード中に前記1つ以上の負荷ブロックに利用可能な前記電力を低減することと、
前記システムの低電力動作モード中に、負荷ブロックによって引き出される電流または推定電流が電流閾値を超える場合、前記負荷ブロックを前記電源から切り離すことと、を含む、方法。
【請求項20】
前記利用可能な電力を低減することは、
前記システムの前記低電力動作モード中に、
電源によって前記システム内の1つ以上の負荷ブロックに提供される前記電力を低減するように構成されている電圧降下デバイスと、
前記システム内の前記電源から前記1つ以上の負荷ブロックによって引き出される電流を制限するように構成されている電流制限デバイスと、のうちの少なくとも1つをアクティブ化することを含む、請求項19に記載の方法。

発明の詳細な説明【技術分野】
【0001】
本開示は、システムオンチップ(SoC)、マイクロコントローラ、および類似のシステムにおける電力安定化の分野に関し、特に、非アクティブまたは低電力動作モード中の電源安定化に関する。
続きを表示(約 12,000 文字)【背景技術】
【0002】
概観
ますます小型で柔軟なデバイスに対する需要は、長い間、SRAM(スタティックランダムアクセスメモリ)のような揮発性メモリの省スペースの実用性に対して優先性をもたらしてきた。SRAMメモリはどこにでもあるが、欠点がないわけではない。そのような欠点の1つは、システムがスリープモードまたは非アクティブモードに入った後にSRAMメモリ内に所望のデータを保持するのに必要なアクティブデータ保持から生じ得る高電力消費および電流漏れである。データ保持は、システムの覚醒/応答時間(または、最新のデータがSRAMメモリですぐに利用可能になるように、デバイスを元の速度に戻し中断した場所での作業に戻すための時間)を有利に短縮することができるが、これはかなりの電力消費という代償を払うことになる。
【0003】
データ保持と電流漏れ
スリープモード中の電流需要は、時々通常動作時よりも高くなり得る。SRAMブロックは、最新の記録されたデータ状態/値を維持するために(ローカル)電力レギュレータから電流を引き出し続ける。スリープモードまたは低電力モード中にSRAM負荷によって引き出される電流は、時々電流漏れと見なされ、またはそう呼ばれることがある。負荷によって引き出される電流が電力レギュレータの能力を超える場合、レギュレータの不具合の危険性があり、次に、レギュレータによって供給される他の部品の障害をもたらす可能性がある。そのうえ、この不具合はまた、概してSRAMまたは揮発性データ、特にフラッシュメモリのような不揮発性媒体に(追加的に)記憶されていないデータの損失をもたらす。保持されるデータのタイプの例としては、脈拍またはSPO2モニタリング中に取得されたデータ、およびECGなどのヘルスケアアプリケーションに関連するデータを含むが、これらに限定されない。
【0004】
温度および電流漏れ
様々な理由から、漏れ電流の問題はシステム/ダイ温度が高くなるにつれて激しくなる。漏れ電流は、漏れ電流がシステム構成要素を加熱し、次いで漏れ電流の増加をもたらすように、複合効果を生み出し得る。このため、漏れ電流は電力効率にとって重大な障害となる可能性があり、特により高い温度で電力が動作中に消費されるとき、それらはシステム(例えば、マイクロコントローラ)の動作に悪影響を及ぼす可能性がある。
【0005】
データ保持および応答/覚醒時間
SRAMデータを保持することは、非常に望ましいより速いデバイス動作を達成するために概して重要であるため、データ保持を大幅に最小化または排除することは概して選択肢ではない。このため、概して、保持され得るデータ量(および対応する覚醒時間)と信頼性の高い電力レギュレータ動作との間でトレードオフが行われなければならい。
【0006】
このトレードオフは、より高い電力消費を伴うより複雑な回路に言い換えられる、絶えず増大する精度および/またはより高い機能性を有するリアルタイムベースのアプリケーション(ヘルスケアアプリケーションなど)を提供するという探求において困難な課題となっている。その結果、デバイスの処理および/または応答時間が非常に重要なパフォーマンス要因になる。このため、許容可能な応答時間を維持しながら、低減された電力消費を提供することが課題となっている。
【発明の概要】
【課題を解決するための手段】
【0007】
このため、本開示の実施形態の目的の1つは、同時にデータ保持を達成しながら、スリープモードまたはアイドルモード中の漏れ電流を低減および/または制限することである。低電力モード(および/または超低電力モード)は、軽いスリープまたはスタンバイモードからディープスリープモードおよび完全な電源オフまでの範囲であり得、それぞれ段階的により低いレベルの電力を消費する。特にハイバネーションモードまたはスリープおよび/またはアイドルモードでは、システム内のほとんどの構成要素から電源が完全に遮断され得る(信頼性の高い動作を維持するために継続的な電源を必要とする重要な構成要素を除く)。様々な実施形態が、これらの動作モードのいずれかにおける電力消費に対処するために使用され得、低電力および/または超低電力モードを説明するための用語は、本開示を通して交換可能で使用され得る。
【0008】
これは、負荷に利用可能な電力を低減するためのシステム、回路、および/または方法によって達成され、および追加的または代替的に、実際の引き出し電流と比較される最大(基準)電流を確立することによって負荷に利用可能な電流を制限し、およびこの比較を使用して、前記最大電流を超えたときに、電源または電源レギュレータを(負荷に直接接続されているか、電圧降下を介して接続されているかを問わず)1つ以上または複数の負荷ブロックに切り離すスイッチを制御することによって達成される。
【0009】
デバイスがスリープモードに入っても、一部または全部のSRAMデータが保持され得る。データを保持することで、保持されているデータがすぐに利用可能になり、取得する必要がなくなるため、デバイスをより速く起動させる。しかしながら、データを保持することは通常かなりの電流を要求し、ダイ内の温度を上昇させ、それは次に電流需要/漏れを増大させ、このため雪だるま効果を生じさせる。これはチップの不具合をもたらし得、オンチップレギュレータをクラッシュさせる可能性がある。
【0010】
本明細書に開示されている様々な実施形態は、温度に関連する電流漏れを低減するのを助けることができ、さらにそれは、スリープモード中の動作の安全ウィンドウを拡大する様態でそうする。いくつかの実施形態では、オンチップ電力レギュレータのクラッシュを防ぐために、電源からの負荷を加えて遮断することができる。
【0011】
第1の回路(二重の電圧降下素子/電流センサ)は、システムの電源/レギュレータとシステム内の負荷との間で一定であるが温度依存の電圧降下を実施し、それにより負荷は減少した電源を認識する。電圧降下は、負荷によって引き出される電流に関して一定であるが、それでも温度依存のままである。
【0012】
電圧降下部分は、どれだけの電流が負荷によって引き出されているかをサンプリングするのに役立つフィードバック機構を含み、それはまた、そのゲート電圧を提供して電圧降下デバイスを駆動する(それは、回路構成が負荷需要に関係することによる)。
【0013】
こうして、負荷需要が大きくなるほど、サンプリングされる電流が大きくなり、電圧降下デバイスに提供されるゲート電圧が大きくなり、次にそれは電圧降下を増加し、最終的に負荷に利用可能な電圧を低下する。電圧降下は実質的に一定に保たれ、温度変動によってのみ変化する。
【0014】
温度が高いほど電圧降下が大きくなり、こうして負荷での電流漏れを減速し、そのため、電流漏れの問題は、より長い高温スパンにわたって阻止される(電流漏れは温度とともに増加し、電流需要が極めて高いと、電力レギュレータの不具合をもたらし得る)。
【0015】
このため、第1の回路は、負荷によって引き出される電流を少なくすることができるように、負荷から見た電力を低減し、温度が上昇するにつれて電圧降下を増大させるように有効に動作する。第1の回路は、低電力モード中の使用に限定される必要はなく、通常の動作においても同様に使用され得る。
【0016】
始めにより少ない電圧が提供されるので、SRAMデータ保持に関連付けられた温度クリープはより遅い速度で起こり、このため温度/電流需要が動作不能レベル(すなわち、レギュレータがクラッシュしてデータが失われるとき)に達するまで長くかかる。その結果、電力消費が低減され、デバイス/チップの動作の温度ウィンドウを有効に拡大する。
【0017】
第2の回路を第1の回路に接続して、電流比較および電流制限の機能を行い得る。
【0018】
この回路は、基準電流を超えると負荷(またはその一部)を切り離すように動作する。基準電流は、電力レギュレータの安全動作の限界であり得る。
【0019】
これは、安全動作を高め、本開示のこの態様を組み込んだシステムの電源レギュレータの保全性を維持する。
【0020】
本開示のさらなる変形および実施形態が本明細書に記載されている。
【0021】
本開示のより完全な理解ならびにその特徴および利点を提供するために、添付の図面と併せて以下の説明を参照し、ここで、同様の参照番号は同様の部分を表す。
【図面の簡単な説明】
【0022】
本開示のいくつかの実施形態による、電圧降下素子および電流センサ素子を備えるデバイスの概略図である。
本開示のいくつかの実施形態による、切り替え可能な電圧降下素子および電流センサ素子を備えるデバイスの概略図である。
本開示のいくつかの実施形態による、電流制限回路の概略図である。
本開示のいくつかの実施形態による、回路電圧降下素子および電流センサ回路の概略図である。
本開示のいくつかの実施形態による、電流センサ回路および電流制限回路を備える回路の概略図である。
本開示のいくつかの実施形態による、システムの概略図である。
【発明を実施するための形態】
【0023】
以下の説明および図面は、本開示の特定の例証的な実装形態を詳細に述べており、それらは、本開示の様々な原理が実行され得るいくつかの例示的な方法を示している。しかしながら、例証的な例は、本開示の多くの可能な実施形態を網羅するものではない。本開示の他の目的、利点および新規の特徴は、該当する場合は図面を考慮して要旨で述べられている。
【0024】
実施されたときに様々なレベルの制御された電力消費削減を有利に提供し得る様々な方式、回路、システム、および方法が本明細書で開示されている。
【0025】
いくつかの例示的な実施形態は、SRAMブロックまたはSRAMブロックグループである負荷に言及しているが、本開示による回路および方法は、本開示の範囲から逸脱することなく他のタイプの負荷で使用され得ることを留意されたい。
【0026】
本開示の例示的な実施形態によるブロック図を図1に示す。回路100は、任意選択の電流制限器106に接続された電流センサおよび電圧降下素子104を備える。電流センサ/電圧降下素子104は、電源102に接続されている。電源102は、主電源、あるいは代替的に電源レギュレータを備え得る。負荷108は、電流センサ/電圧降下素子104に接続されており、加えて電流制限器106に接続されていてもよい。素子102は、電源102と負荷108との間に電圧降下を提供すると同時に、負荷108によって引き出される電流を検知するという二重の機能を有する。電流センサ104によって検知またはサンプリングされた電流は、代わりに、漏れ電流(すなわち、非アクティブモードまたは低電力モード中に負荷によって引き出される電流)と呼ばれてもよい。負荷108は、電流センサ/電圧降下素子104を介して電源102に接続されているので、負荷110は事実上低減された電源110を見ることになる。電源110は、電源102の電力から電圧降下要素104によって提供される電圧降下を差し引いたものに等価な電力を供給するように構成されている。負荷108は、SRAMブロックなどのメモリブロックを含み得る。「電流検知」または電流センサブロック/電圧降下素子104は、負荷によって引き出される漏れ電流をサンプリングし、この漏れ電流のスケーリングされたコピーは、基準電流と比較するために「電流制限」ブロック106によって使用されて、負荷への供給を制御し得る。基準電流は、PTAT電流源(絶対温度に比例する電流源)によって提供されてもよい。こうして、この電流は、回路が適宜適合されるようにシステムまたはダイの温度と有利に相関している。
【0027】
図2は、本開示のさらなる実施形態による、図1に示される方式が展開され得る概略回路200を図示する。この実施形態では、バイパススイッチS1が電流センサ/電圧降下素子および電流制限回路への接続を制御し、例えば、それらがデータ読み取り/書き込み動作中に能動的に接続されないように、そしてスリープまたは低電力モード中にのみアクティブに接続するように、それらを制御してもよい。図1を参照して示されているように、電流制限器は任意選択であってもよく、それで概略回路200は、代替として、電流制限器204なしで提供されてもよい。この方式は、例えば、SRAM負荷がデータ保持モード(非アクティブ/低電力モード)にあるときの漏れ電流を制御することを主な目的としている。このため、典型的にはより高い電流を伴うデータの読み/書き動作(アクティブモード)の間、電流センサおよび電流制限器はバイパススイッチS1によってバイパスすることができる。
【0028】
回路の実装形態
回路の実装形態は、2つの部分、すなわち、電流検知部(または電流センサ/電圧降下部)と電流制限部(または電流制限器)に分割され得る。「電流検知」ブロックは、負荷(例えばSRAM)の漏れ電流を検知すること、並びに負荷への供給ライン上で制御された電圧降下を有することの二重の役割を果たす。この電流の(スケーリングされた)コピーが、その後、(PTAT)電流基準と比較される電流ミラーを使用して作成される。スケーリングされていないコピーとは対照的に、電流のスケーリングされたコピーを提供することは、回路の電力消費を有利に低減する。
【0029】
例示的な回路図では、P型金属酸化膜半導体(PMOS)トランジスタは、寸法W(幅)およびL(長さ)によって特徴付けられ、mパラメータは、(モノリシックまたはフィンガー)トランジスタサイズ、あるいは、特定数のディスクリートトランジスタを表す。このため、様々なトランジスタにおけるmパラメータ値の差は、トランジスタ間のサイズ比の指標として働くことができる。トランジスタは、ディスクリートトランジスタとして、および/またはモノリシックまたは「フィンガートランジスタ」として実装され得ることに留意されたい。回路図のトランジスタ寸法は、マイクロメートル(μm)で与えられている。図面に示されたトランジスタ寸法およびサイズ/寸法関係は単なる例示であり、本開示の範囲から逸脱することなく他の寸法およびサイズ比が使用されてもよい。
【0030】
図3は、低電力動作モード中に電圧降下を提供し、負荷によって引き出される漏れ電流を検知するように構成された回路300を示す。この電流センサ/電圧降下回路は、流れる電流とは無関係の制御された電圧降下を生成するだけでなく、温度の上昇(これは、例えばシリコンダイ内の回路から見た実際の温度であってもよい)と共に電圧降下も増加させる。2つのPMOSトランジスタM1およびM2は同じ電流値Iバイアスで弱反転にバイアスされているが、M1およびM2トランジスタ間のサイズ比は、M3にわたって固定だが温度依存電圧降下を生み出す。周波数誘起効果に対する回路の安定性を高めるために、適切な容量Cを有するコンデンサが、M3のゲートとドレインとの間に補償の目的で接続され得る。容量Cは、例えば10pFであってもよい。「x」とラベル付けされたノードは、M1とM2の対によって発生された駆動電圧を示し、それはM3のゲートに提供され、M3にわたって提供される電圧降下をもたらす。M3のソースとドレインとの間に提供される電源に対する電圧降下は、式:V
降下
=(kT/q)*ln((W/L)M2/(W/L)M1)、ここで、k=ボルツマン定数、T=ケルビン単位の温度、およびq=電子電荷、を使用することによってM1とM2とのサイズの比から決定または概算することができる。例示的なトランジスタ寸法が図3に示されている。全てのトランジスタM1、M2、およびM3は、1対4の例示的なW/L比を示す。9対1のM2とM1との間のサイズ比(mパラメータから導出される)が、図3に示されている。サイズ比が大きいほど(すなわち、M1トランジスタサイズに対するM2トランジスタサイズが大きいほど)、M3で生成される電圧降下は大きくなる。M3トランジスタはサイズの点でかなり大きくてもよく、例えばそれはm=50を有するフィンガートランジスタとして実装され得る。M3にわたる電圧降下V
降下
は、ノード302の(安定化された)供給電圧をノード304の降下供給電圧まで下げる。
【0031】
図4は、十分に正確な電流コピー機構を有する電流制限回路を実装するために使用され得る回路400の概略図を示す。M3を流れる電流(すなわちSRAM漏れ電流)の十分に正確なスケーリングされたコピーを得るために、適切に整合されたコピートランジスタM5のV
DS
電圧を有することが好ましい。これを達成するために、図3に示したのと同様の回路が、図4に示すように複製され得る。ここで、M1’とM2’はΔV
GS
対を形成する。この対はコピートランジスタM5のV
DS
を制御し、それは図2のM3のV
DS
の値と同様の値に維持する傾向がある。このようにして、トランジスタM5のドレイン端子は、M3のドレイン端子のものとドレイン端子のものと実質的に同じ電流の大きさを出力する。この電流は、比較トランジスタM4において基準電流I
ref
と事実上比較される。電流制限器は、PMOSトランジスタM6を使用して実装され得、そのゲート電圧は、比較トランジスタM4によって提供される電流比較点によって制御される。このようにして、比較トランジスタの出力はM6を制御し、M3およびM5のドレイン端子に反映されるように、その電流需要が基準電流Irefを超える場合、負荷(またはその一部)を(降下した)電源402から切り離すように適宜有効に切り替わる。図に示される例では、M1、M1’、M3、およびM5のソース端子は、メイン(降下されていない)電源404に接続されている(例えば、それらはオンチップ電力レギュレータに直接接続されてもよい)。
【0032】
「x」とラベル付けされたノードは、電流コピーデバイスのためのゲート電圧を提供する。この構成を用いて、漏れ電流の非常に正確でスケーリングされたバージョンが得られ得る。この電流は、PMOSトランジスタスイッチM6を介して負荷(例えばSRAMバンク)への供給を制御するために(好ましくはPTAT)基準電流と比較される。漏れ電流が所定の閾値と交差するか、またはそれを超えると、PMOSトランジスタスイッチはオフになり始め、それによって負荷供給電圧を低下させ、対応する負荷ブロックを遮断してレギュレータの過負荷を防ぐ。図4には単一のスイッチが示されているが、複数のスイッチを使用して、複数の負荷ブロックをそれぞれ制御し、接続(切断)し得る。1つ以上のバンクを備えるSRAM負荷の場合、過度の電流漏れがあるとき、切り離されたSRAMバンクの内容が失われることになり、このような構成は、RTC(リアルタイムクロック)など、低電力レギュレータの下で働く他の回路が保護されることを保証する。代替として、漏れ電流は全体的に(すなわち、全負荷漏れ電流)検知されてもよく、この測定は、電流が負荷またはSRAMブロックにわたって実質的に均等に分配されるという仮定で使用され得る。この実装態様では、システムはまた、どのスイッチをオフにするか(このため、それぞれの遮断負荷の電力を奪い取る)を適宜決定し得る。
【0033】
この例による「電流制限」回路は、100mV未満の順方向電圧降下を有する。室温では、この供給電圧降下は漏れ電流自体を低減するのに役立つ。静止電流は室温で約30nAであり得る。この方式はまた、データ損失の検出および負荷ブロック(SRAMバンク)の優先順位付けに関して柔軟な選択肢を有利に提供する。電流制限スイッチのゲートは、データが失われた場合に、どのバンクまたはブロックが損なわれたか、どの情報が記憶され、および/またはシステムソフトウェアまたはコントローラに伝達されたかに関する情報を保持する。電流制限/最大値の値は、バンクごとに調整することができ、このため、例えば、漏れ電流が異常に増加した事象においてより重要なデータを保持するバンクに保護優先権を与える。
【0034】
図5は、図3および図4に示されている回路を組み合わせた回路を示しており、それらは前記図を参照して上述されている。
【0035】
図6は、本開示のいくつかの例示的な実施形態によるシステムの概略図を示す。システム(例えば、マイクロコントローラ)600は、電流センサブロック604(これは、電流センサおよび電圧降下素子の両方として作用する)を含み、加えて、電流制限ブロック606を含み得る。電流センサおよび電流制限ブロックは、システム内の電源(またはレギュレータ)602と負荷608との間に接続されたバイパススイッチ610を使用することによってバイパスされ得る。バイパススイッチは、システムがスリープモードまたは低電力モードにないときに電流センサおよび電流制限ブロックがバイパスされ得るように、そしてデータ読み取り/書き込み動作のようなアクティブ動作中に電流センサおよび電流制限ブロックが電源(レギュレータ)間でアクティブに接続され得るように構成され得る。電流制限ブロック606は任意選択でよく、いくつかの実施形態では、システムは電流センサブロック604のみが提供されてもよく、電流センサブロック604は電圧降下を提供するために(安定化された)電源と負荷との間にバイパススイッチを介して接続され得る(これは次いで負荷に利用可能な電力を減少させる)。
【0036】
本開示に従って提供されるような電圧降下または電圧低下は、温度が上昇するにつれて、負荷に利用可能な電流が少なくなるように温度と共に増加し得る。これは(望ましくない)温度効果を効果的に打ち消し、一体のSRAMデータ保持の温度ウィンドウおよび効果的な良好スリープ/アイドルモードの時間的持続時間を拡大する。
【0037】
こうして、本明細書に開示されている技法は、有利に温度依存する効果を提供する。より高い温度では、電流制限回路は電流供給をオフにしてもよい(負荷によって引き出される電流が設定された基準電流を超えると)。これは、RTC(リアルタイムクロック)のような他の(より重要な)ブロックの保全性を有利に維持する。一方より低い温度では、本技法は負荷に提供される電位が低下するためにエネルギー消費を低減する。
【0038】
本明細書ではいくつかの電力削減および電力制限技法が開示されているが、様々な技法を一緒に使用する必要はなく、有利に節電および効率的なデータ保持を達成し、かつシステムの動作温度ウィンドウをさらに拡大しながら、各々が別々に実施されてもよい。
【0039】
しかしながら、これらの技法のいくつかを組み合わせることは有利な相乗効果をもたらし得る。
【0040】
さらに、本明細書に開示される実施形態は、ハイバネーションモードの技法を実装するために必要とされる静止電流に対する厳しい制約を有利に満たす。スリープモード、アイドルモード、非アクティブモード、ハイバネーションモード、および低電力モードという用語は、本開示を通して交換可能に使用され得ることに留意されたい。
【0041】
いくつかの実施形態では、電源から負荷によって引き出される電流を低減および制限するための回路が提供され、本回路は電流センサおよび電流制限器を備え、電流センサは、大きさV
降下
を有する制御された電圧降下と、電源と負荷との間の降下電源出力とを提供するための電圧降下素子、および電圧降下素子の出力端子と入力端子との間に接続されたフィードバック素子を備え、フィードバック素子は、電圧降下素子の入力に駆動電圧を提供するように構成されている。このようにして、実質的に固定されているが制御可能な電圧降下が達成される。フィードバックループの使用は、発生したV
降下
電圧降下がほぼ完全に電流に依存しないことを保証する。
【0042】
いくつかの実施形態では、回路は電流制限回路をさらに含み、それは負荷に利用可能な電流を制限するように構成されている。こうして、電流制限器は、電源を負荷に接続および切り離すための負荷スイッチを備え、比較のために基準電流を提供するための基準電流源をさらに備える。基準電流は、システムの電力効率の必要性(または優先性)を満たすように選ばれ得る。例示的なアプリケーションでは、100%のSRAMデータ、例えば128kBのデータ(SRAMブロック内の)を保持することが望ましく、電流比較素子は、検知された電流出力を基準電流と比較し、それによって比較出力信号を提供し、負荷によって引き出される電流のスケーリングされたコピー信号を提供するように構成された電流コピーデバイスが、降下電源出力と電流比較素子への負荷スイッチへの入力との間に接続され、ここで負荷スイッチは、検知された電流が基準電流を超えた場合に負荷から電源を切り離すように、電流比較素子の比較出力信号によって制御される。
【0043】
いくつかの実施形態では、電圧降下素子は、並列に接続された(同様の端子を同様の端子に接続した)1つ以上のPMOSトランジスタM3を備え、M3ドレイン端子は、負荷によって引き出される電流を検知するように構成され、フィードバック素子は、少なくとも1つの第1のPMOSトランジスタM1と少なくとも1つの第2のPMOSトランジスタM2とを備え、M1のソース端子はM3のドレイン端子に接続されており、M1のゲート端子はM2のゲート端子に接続され、M2のドレイン端子はM3のゲート端子に接続され、M1のゲート端子はM1のドレイン端子にも接続されており、M3のゲート電圧は、M1とM2との間のサイズ比によって少なくとも部分的に決定され、電圧降下の大きさV
降下
は数学的に(kT/q)*ln(W/L)M2/(W/L)M1)として近似される。
【0044】
PMOSトランジスタは一般に、ゲート、ドレイン、およびソース端子を備え、それらのいずれも入力または出力端子および/または信号を提供し得る。
【0045】
いくつかの実施形態では、M2トランジスタとM1トランジスタとの間のサイズ比は少なくとも9対1である。これは有効な電圧降下値をもたらす。しかしながら、本開示の範囲から逸脱することなく、他のM2対M1サイズ比を使用し得る。例えば、M2対M1サイズ比は、9対1より小さくてもよく、または9対1より大きくてもよい。
【0046】
トランジスタおよびそれらの間のサイズ比は、別々のデバイスとして実装されてもよく、あるいは代わりに「フィンガートランジスタ」として実装されてもよい。
【0047】
いくつかの実施形態では、コピーデバイスは、ゲート端子がM3のゲート端子に接続され、ドレイン端子がPTAT基準電流源素子に接続されたPMOSトランジスタM4と、一対のPMOSトランジスタM1’およびM2’とを備える。PTAT基準電流源は絶対温度に比例する電流源である。こうして、電流は、システムまたはダイの温度に有利に相関し、それにより回路が適宜適合される。
【0048】
いくつかの実施形態では、負荷スイッチは単一のPMOSトランジスタM6を備える。代わりに、スイッチは、単一のスイッチとして、または独立して作用するスイッチとして作用するように構成された1つ以上の並列接続されたPMOSトランジスタを備えてもよい。
【0049】
いくつかの実施形態では、M1’のゲート端子はM2’のゲート端子およびM2’のドレイン端子に接続され、M2’のゲート端子およびM1’のドレイン端子はバイアス電流源に接続され、M2’のゲート端子はM2’のドレイン端子に接続され、かつM2’のソース端子はM4のドレイン端子に接続され、電流比較素子はPMOSトランジスタM5を含み、かつM5のゲートはPTAT基準電流源に接続され、M5のソース端子は前記PTAT基準電流源に接続され、ゲM5のソース端子はM2’のソース端子に接続され、M1’のド端子はMレイン5のート端子に接続され、M5のドレイン端子はM6のゲート端子に接続されている。
【0050】
いくつかの実施形態では、容量Cを有する少なく1つのコンデンサがM3のドレイン端子とゲート端子との間に接続されている。
(【0051】以降は省略されています)

関連特許

アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー
低VIN高効率チャージポンプ
アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー
電圧基準のパワーサイクリング
アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー
スイッチキャパシタレギュレータの省電力技術
アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー
光絶縁型マイクロマシン(MEMS)スイッチおよび関連する方法
アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー
低電力または非アクティブモード中の電流漏れを制御および/または低減するための方法および回路
個人
動力装置
個人
発電装置
未来工業株式会社
給電柱
日本電産株式会社
モータ
個人
電力変換回路及び電源装置
株式会社日立製作所
電動機
キヤノン株式会社
電子機器
キヤノン株式会社
電子機器
富士電機株式会社
半導体装置
株式会社デンソー
モータ
山崎産業株式会社
充電スタンド
富士電機株式会社
電力変換回路
三菱電機株式会社
電力変換装置
株式会社マキタ
電動工具
株式会社富士通ゼネラル
直流電源装置
住友電気工業株式会社
終端接続部
ミネベアミツミ株式会社
回転装置
オムロン株式会社
モータ制御装置
三菱電機株式会社
インバータ装置
トヨタ自動車株式会社
電子ユニット
株式会社半導体エネルギー研究所
給電装置
株式会社ミツバ
モータ
株式会社デンソー
回転電機制御装置
富士電機株式会社
電力変換装置
株式会社SUBARU
電動車両
オムロン株式会社
スイッチング電源装置
日新電機株式会社
保護リレーのレンジ切替方法
株式会社ダイヘン
集約型変電設備
住友電装株式会社
ワイヤハーネス
株式会社マキタ
電動作業機
株式会社ミツバ
電動モータ
続きを見る